verilog

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Verilog HDL是一種硬件描述語(yǔ)言（HDL:Hardware Description Language），以文本形式來(lái)描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語(yǔ)言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。

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verilog技術(shù)

RAM初始化的下板驗(yàn)證

本實(shí)驗(yàn)基于xilinx ARTIX-7芯片驗(yàn)證實(shí)現(xiàn)，有時(shí)間有興趣的朋友可在其他FPGA芯片上實(shí)現(xiàn)驗(yàn)證。

2023-04-11 標(biāo)簽：RAM Xilinx Verilog 1.6k 0

CRC校驗(yàn)verilog代碼如何生成？

CRC碼存儲(chǔ)或傳送后，在接收方進(jìn)行校驗(yàn)過(guò)程，以判斷數(shù)據(jù)是否有錯(cuò)，若有錯(cuò)則進(jìn)行糾錯(cuò)。一個(gè)CRC碼一定能被生成多項(xiàng)式整除，所以在接收方對(duì)碼字用同樣的生成多項(xiàng)...

2023-04-11 標(biāo)簽：存儲(chǔ)器 crc Verilog 4.1k 0

一個(gè)簡(jiǎn)單的8位處理器完整設(shè)計(jì)過(guò)程及verilog代碼

一個(gè)簡(jiǎn)單的8位處理器完整設(shè)計(jì)過(guò)程及verilog代碼,適合入門學(xué)習(xí)參考，并含有作者個(gè)人寫的指令執(zhí)行過(guò)程。

2023-04-10 標(biāo)簽：處理器寄存器 Verilog 5.8k 0

SystemVerilog/Verilog中的各種延遲模型

如果信號(hào)從0/1/z變化到x,那么此時(shí)的門傳輸延遲為上述三種延遲最小的.另外,在進(jìn)行仿真時(shí),有些邏輯門的輸出不可能會(huì)出現(xiàn)高阻態(tài)z,所以對(duì)于這些邏輯門實(shí)際...

2023-04-09 標(biāo)簽：Verilog 模型 7.5k 0

EDA數(shù)字仿真器：SystemVerilog全面覆蓋編程案例

數(shù)字芯片的驗(yàn)證技術(shù)是隨著Verilog語(yǔ)法的演變而演變的。最早，Verilog是完全用來(lái)描述（Model）硬件的，因此又叫HDL（Hardware De...

2023-04-07 標(biāo)簽：仿真器 Verilog System 1.7k 0

FPGA有哪些優(yōu)質(zhì)的帶源碼的IP開源網(wǎng)站?

FPGA 項(xiàng)目使用一種稱為 Verilog 的語(yǔ)言，您需要學(xué)習(xí)它才能理解項(xiàng)目。但是通過(guò)此處顯示的示例以及其他可用的在線資源，這并不太難。

2023-04-06 標(biāo)簽：fpga IP Verilog 1.7k 0

盤點(diǎn)UVM不同機(jī)制的調(diào)試功能

基于UVM搭建驗(yàn)證環(huán)境和構(gòu)造驗(yàn)證激勵(lì)，調(diào)試的工作總是繞不開的。實(shí)際上，對(duì)驗(yàn)證環(huán)境和激勵(lì)的調(diào)試，往往伴隨著驗(yàn)證階段的前半程，并且會(huì)花掉驗(yàn)證工程師很多時(shí)間和精力。

2023-04-06 標(biāo)簽：Verilog UVM 2.4k 0

如何使用Verilog HDL進(jìn)行FPGA設(shè)計(jì)

FPGA設(shè)計(jì)流程是利用EDA開發(fā)軟件和編程工具對(duì)FPGA芯片進(jìn)行開發(fā)的過(guò)程。FPGA的設(shè)計(jì)流程如上圖所示：包括設(shè)計(jì)定義、代碼實(shí)現(xiàn)、功能仿真、邏輯綜合、前...

2023-04-04 標(biāo)簽：fpga pcb Verilog 3.2k 0

RTL頂層自動(dòng)連線的秘密武器：Emacs verilog-mode介紹

Verilog-mode.el 是用于 Emacs 的非常流行的免費(fèi) Verilog 模式，它提供上下文相關(guān)的突出顯示、自動(dòng)縮進(jìn)，并提供宏擴(kuò)展功能以大大...

2023-04-03 標(biāo)簽：Verilog RTL 模擬器 5.4k 0

FPGA有哪些優(yōu)質(zhì)的帶源碼的IP開源網(wǎng)站?

Opencores是一個(gè)開源的數(shù)字電路設(shè)計(jì)社區(qū)，它提供了免費(fèi)的開源IP（知識(shí)產(chǎn)權(quán)）核心，讓工程師和愛好者們可以使用這些IP核心來(lái)構(gòu)建自己的數(shù)字電路設(shè)計(jì)。...

2023-04-03 標(biāo)簽：fpga Verilog HDL 2.7k 0

基于Verilog的開關(guān)級(jí)建模

開關(guān)級(jí)建模是比門級(jí)建模更為低級(jí)抽象層次上的設(shè)計(jì)。在極少數(shù)情況下，設(shè)計(jì)者可能會(huì)選擇使用晶體管作為設(shè)計(jì)的底層模塊。隨著電路設(shè)計(jì)復(fù)雜度及相關(guān)先進(jìn)工具的出現(xiàn)，以...

2023-03-30 標(biāo)簽：開關(guān)電路設(shè)計(jì)信號(hào) 2.7k 0

多輸入門、多輸出門和三態(tài)門詳解

門級(jí)建模，是使用基本的邏輯單元，例如與門，與非門等，進(jìn)行更低級(jí)抽象層次上的設(shè)計(jì)。與行為級(jí)建模相比，門級(jí)建模更注重硬件的實(shí)現(xiàn)方法，即通過(guò)連接一些基本門電路...

2023-03-30 標(biāo)簽：Verilog 三態(tài)門門控時(shí)鐘 8.5k 0

門延遲類型介紹

前兩節(jié)中所介紹的門級(jí)電路都是沒(méi)有延遲的，實(shí)際門級(jí)電路都是有延遲的。

2023-03-30 標(biāo)簽：仿真信號(hào)Verilog 4.3k 0

verilog無(wú)法直接調(diào)用vhdl的ngc文件咋辦？

在vivado中的Settimg中，Target language可以選擇verilog，也可以選擇vhdl

2023-03-30 標(biāo)簽：Verilog Vivado 1.8k 0

為什么在Verilog HDL設(shè)計(jì)中一定要用同步而不能用異步時(shí)序邏輯？

同步時(shí)序邏輯是指表示狀態(tài)的寄存器組的值只可能在唯一確定的觸發(fā)條件發(fā)生時(shí)刻改變。只能由時(shí)鐘的正跳沿或負(fù)跳沿觸發(fā)的狀態(tài)機(jī)就是一例。always @(pose...

2023-03-29 標(biāo)簽：邏輯電路 Verilog HDL 2k 0

偶數(shù)分頻、奇數(shù)分頻、半整數(shù)分頻和小數(shù)分頻詳解

初學(xué) Verilog 時(shí)許多模塊都是通過(guò)計(jì)數(shù)與分頻完成設(shè)計(jì)，例如 PWM 脈寬調(diào)制、頻率計(jì)等。而分頻邏輯往往通過(guò)計(jì)數(shù)邏輯完成。本節(jié)主要對(duì)偶數(shù)分頻、奇數(shù)分...

2023-03-29 標(biāo)簽：PWM Verilog 時(shí)鐘 7k 0

一文詳解門控時(shí)鐘

當(dāng)寄存器組的輸出端沒(méi)有驅(qū)動(dòng)或沒(méi)有變化時(shí)，可以關(guān)掉寄存器組的時(shí)鐘來(lái)減少動(dòng)態(tài)功耗，此謂門控時(shí)鐘 (Clock Gating, CG) 技術(shù)。

2023-03-29 標(biāo)簽：寄存器 Verilog 功耗 1.2萬(wàn) 1

Verilog FFT設(shè)計(jì)

FFT（Fast Fourier Transform），快速傅立葉變換，是一種 DFT（離散傅里葉變換）的高效算法。在以時(shí)頻變換分析為基礎(chǔ)的數(shù)字處理方法...

2023-03-27 標(biāo)簽：FFT Verilog 運(yùn)算 2k 0

Verilog CIC濾波器設(shè)計(jì)

積分梳狀濾波器（CIC，Cascaded Integrator Comb），一般用于數(shù)字下變頻（DDC）和數(shù)字上變頻（DUC）系統(tǒng)。CIC 濾波器結(jié)構(gòu)簡(jiǎn)...

2023-03-27 標(biāo)簽：濾波器寄存器混頻器 2.5k 0

Verilog串行FIR濾波器設(shè)計(jì)

設(shè)計(jì)參數(shù)不變，與并行 FIR 濾波器參數(shù)一致。即，輸入頻率為 7.5 MHz 和 250 KHz 的正弦波混合信號(hào)，經(jīng)過(guò) FIR 濾波器后，高頻信號(hào) 7...

2023-03-27 標(biāo)簽：濾波器 FIR 信號(hào) 1.7k 0

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Protues

Protues

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Proteus軟件是英國(guó)Lab Center Electronics公司出版的EDA工具軟件（該軟件中國(guó)總代理為廣州風(fēng)標(biāo)電子技術(shù)有限公司）。它不僅具有其它EDA工具軟件的仿真功能，還能仿真單片機(jī)及外圍器件。
靜電防護(hù)

靜電防護(hù)

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為防止靜電積累所引起的人身電擊、火災(zāi)和爆炸、電子器件失效和損壞，以及對(duì)生產(chǎn)的不良影響而采取的防范措施。其防范原則主要是抑制靜電的產(chǎn)生，加速靜電泄漏，進(jìn)行靜電中和等。
Altium Designer

Altium Designer

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FPGA芯片

FPGA芯片

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FPGA（Field－Programmable Gate Array），即現(xiàn)場(chǎng)可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。
ArduBlock

ArduBlock

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ArduBlock軟件是Arduino官方編程環(huán)境的第三方軟件，目前必須依附于Arduino軟件下運(yùn)行，區(qū)別于Arduino文本式編程環(huán)境，ArduBlock是以圖形化積木搭建的方式編程的，這樣的方式會(huì)使編程的可視化和交互性加強(qiáng)，編程門檻降低，即使沒(méi)有編程經(jīng)驗(yàn)的人也可以嘗試給Arduino控制器編寫程序。
AD10

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識(shí)別

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FPGA開發(fā)板

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FPGA開發(fā)板在基于MCU、定制ASIC和體積龐大的電線束來(lái)實(shí)現(xiàn)引擎及控制電子的系統(tǒng)方案已發(fā)展至接近其技術(shù)和應(yīng)用極限，汽車工業(yè)正面臨新的設(shè)計(jì)挑戰(zhàn)。過(guò)去汽車電子產(chǎn)品的開發(fā)周期是漫長(zhǎng)的，而許多汽車制造商現(xiàn)正致力于在更短的時(shí)間內(nèi)，裝備消費(fèi)者所需的新一代汽車。
PCB封裝

PCB封裝

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pcb封裝就是把實(shí)際的電子元器件，芯片等的各種參數(shù)（比如元器件的大小，長(zhǎng)寬，直插，貼片，焊盤的大小，管腳的長(zhǎng)寬，管腳的間距等）用圖形方式表現(xiàn)出來(lái)，以便可以在畫pcb圖時(shí)進(jìn)行調(diào)用。
QUARTUS II

QUARTUS II

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Quartus II 是Altera公司推出的綜合性CPLD/FPGA開發(fā)軟件，軟件支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware 支持Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程。
語(yǔ)音交互

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PCB封裝庫(kù)

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QuickPcb

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Artix-7

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　　Artix-7 系列：相對(duì)于 Spartan-6 系列而言，Artix-7 系列功耗降低了一半，成本降低了 35%，采用小型化封裝、統(tǒng)一的 Virtex 系列架構(gòu)，能滿足低成本大批量市場(chǎng)的性能要求，這也正是此前 ASSP、ASIC 和低成本 FPGA 所針對(duì)的市場(chǎng)領(lǐng)域。
VHDL代碼

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powerlink

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Protel 99 se

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面包板

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面包板是由于板子上有很多小插孔，專為電子電路的無(wú)焊接實(shí)驗(yàn)設(shè)計(jì)制造的。由于各種電子元器件可根據(jù)需要隨意插入或拔出，免去了焊接，節(jié)省了電路的組裝時(shí)間，而且元件可以重復(fù)使用，所以非常適合電子電路的組裝、調(diào)試和訓(xùn)練。
candence

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AXI

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AXI是一種總線協(xié)議，該協(xié)議是ARM公司提出的AMBA3.0協(xié)議中最重要的部分，是一種面向高性能、高帶寬、低延遲的片內(nèi)總線。它的地址/控制和數(shù)據(jù)相位是分離的，支持不對(duì)齊的數(shù)據(jù)傳輸，同時(shí)在突發(fā)傳輸中，只需要首地址，同時(shí)分離的讀寫數(shù)據(jù)通道、并支持Outstanding傳輸訪問(wèn)和亂序訪問(wèn)，并更加容易進(jìn)行時(shí)序收斂。AXI是AMBA中一個(gè)新的高性能協(xié)議。
特性阻抗

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特性阻抗又稱特征阻抗，它不是直流電阻，屬于長(zhǎng)線傳輸中的概念。特性阻抗是射頻傳輸線影響無(wú)線電波電壓、電流的幅值和相位變化的固有特性，等于各處的電壓與電流的比值，用V/I表示。在射頻電路中，電阻、電容、電感都會(huì)阻礙交變電流的流動(dòng)，合稱阻抗。電阻是吸收電磁能量的，理想電容和電感不消耗電磁能量。
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時(shí)鐘源用來(lái)為環(huán)形脈沖發(fā)生器提供頻率穩(wěn)定且電平匹配的方波時(shí)鐘脈沖信號(hào)。它通常由石英晶體振蕩器和與非門組成的正反饋振蕩電路組成，其輸出送至環(huán)形脈沖發(fā)生器。
AD采樣

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　　AD轉(zhuǎn)換采樣頻率指完成一次從模擬轉(zhuǎn)換到數(shù)字的AD轉(zhuǎn)換所需時(shí)間的倒數(shù)，模擬量可以是電壓、電流等電信號(hào)，也可以是壓力、溫度、濕度、位移、聲音等非電信號(hào)；而AD分辨率指數(shù)字量變化一個(gè)最小量時(shí)模擬信號(hào)的變化量。
驅(qū)動(dòng)電流

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Kintex-7

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　　Kintex-7系列：Kintex-7 系列是一種新型 FPGA，能以不到 Virtex-6 系列一半的價(jià)格實(shí)現(xiàn)與其相當(dāng)性能，性價(jià)比提高了一倍，功耗降低了一半。
Protel DXP

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FPGA教程

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紅外觸摸屏

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