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Verilog編碼中位寬不匹配的危害是什么？

位寬不匹配會導致綜合產生的網表與個人預期差異較大，導致功能不正確。VCS仿真能及時發現問題，但VCS仿真存在部分場景沒有覆蓋的問題，因此僅僅通過VCS仿...

2023-09-19 標簽：Verilog VCS 3.2k 0

優化編譯和仿真的VCS使用技巧

任何事情的選擇很難是各個方面都會帶來優勢，所以需要結合自己的項目去權衡應該優化那些方面，哪里是關鍵的設計，那么選擇優化該方向。相關建議可以在文件dpo_...

2024-03-08 標簽：內存 VCS 3.2k 0

UVM驗證環境啟動時及運行時的控制方案

話說螺螄殼里做道場，UVM推出這么多年以來每年DVCon會議上總還是有人分享他們基于UVM package做的一些改動，使其能夠更適合項目的要求。

2023-04-13 標簽：處理器 UVM VCS 3.1k 0

VCS獨立仿真Vivado IP核的問題補充

在仿真Vivado IP核時分兩種情況，分為未使用SECURE IP核和使用了SECURE IP核。

2023-06-06 標簽：仿真器 VHDL語言 TCL 3k 0

如何用vcs+verdi仿真Verilog文件

我們以一個簡單的加法器為例，來看下如何用vcs+verdi仿真Verilog文件并查看波形。源文件內容如下：

2023-05-11 標簽：Verilog 加法器 VCS 2.9k 0

讓ChatGPT偽裝成Linux

我先讓它偽裝成Linux，給它說你安裝了synopsys vcs2018以及uvm-1.1。

2023-02-20 標簽：VCS LINUX內核 HDL語言 2.9k 0

淺析SystemVerilog中的枚舉類型

枚舉類型定義了一組具有名稱的值，在沒有指定值時默認是int型數值。

2022-10-13 標簽：VCS 狀態機 2.7k 0

介紹一個通過GUI方式自動生成UVM環境的工具

工具來源于DVCon US 2022的一篇論文：Novel GUI Based UVM Test Bench Template Builder。

2023-05-04 標簽：UVM VCS GUI 2.5k 0

VCS+VERDI的reverse反向運行功能

假設一種場景，在調試環境的時候，運行到15min的時候，環境出現bug，需要去debug。也許錯誤的第一現場并不是15min的時候，可能在14min30...

2023-04-12 標簽：VCS Verdi 2.4k 0

讓ChatGPT跑個VCS仿真真的能實現嗎？

讓ChatGPT偽裝成Linux終端。然后把執行指令和你告訴它的話區別開來，這里用{}代表告訴它的話，而不帶{}統統是Linux指令。

2023-03-15 標簽：Linux Verilog VCS 2.4k 0

systemverilog：logic比reg更有優勢

在systemverilog協議中，logic定義四態值，即向量（vector）的每個位（bit）可以是邏輯0, 1, Z或X，與verilog協議中的...

2023-10-26 標簽：芯片設計 Verilog System 2.4k 0

VCS ICO的主要功能有哪些呢？

ico是vcs提供的用于優化覆蓋率的feature；一般用戶通過dist solver bofore等約束了變量的隨機概率，而ico會在用戶約束的基礎上...

2023-09-19 標簽：VCS RCA 機器學習 2.4k 0

聊聊使用Verdi去分析NBA Delay的問題

NBA 就是 NonBlocking Assignment，非阻塞賦值的縮寫。它通常用來描述一個用時鐘沿觸發的寄存器。

2023-06-09 標簽：寄存器仿真器 VCS 2.3k 0

verilog中有符號數和無符號數的本質探究

不知道有沒有人像我一樣，長久以來將verilog中的有符號數視為不敢觸碰的禁區。

2023-12-04 標簽：仿真器 Verilog VCS 2.3k 0

如何在EDA工具中屏蔽冗余的違例信息

在進行數字電路后仿真時，經常會遇到很多時序為例，通常這些違例都是由網表中大量的時序檢查報出的。這些常見的時序檢查系統任務如下表所示：

2023-08-19 標簽：仿真 eda 數字電路 2.3k 0

使用Verdi的小技巧

其實日常的頻繁、快速地查看 Verilog 源代碼，一般是在獨立的文本編輯器中完成的。比如，VCS 編譯產生的 log 文件中，對應的 Warning、...

2023-06-09 標簽：VCS Verdi 2.2k 0

寫assertion很痛苦？了解一下SVA Checker Library

請根據這段代碼寫一個assertion檢查 count 每次加5。

2023-08-12 標簽：VCS SVA FIFO存儲 2k 0

IC設計錯誤案例分析

如下所示，信號a取反賦值給信號b，底層邏輯是，如果a位寬少于b位寬，則a先高位補0，再進行取反，最后賦值給b。

2022-09-26 標簽：IC設計 VCS 1.9k 0

淺析SpinalHDL中Pipeline中的復位定制

之前有系列文章介紹了SpinalHDL中Pipeline的使用，最近在一個功能模塊中真實的使用了這個lib。

2024-03-17 標簽：FPGA 寄存器仿真器 1.8k 0

從零到一如何構建一款先進的數字仿真器呢？

數字仿真器（Simulator）是一種大型EDA工業軟件，是數字驗證領域的基礎工具之一，也是為數不多的簽核（sign-off）級工具。

2023-03-25 標簽：仿真器 EDA技術 SPICE 1.5k 0

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