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UVM是一個以SystemVerilog類庫為主體的驗證平臺開發框架，驗證工程師可以利用其可重用組件構建具有標準化層次結構和接口的功能驗證環境。

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fpga驗證和uvm驗證的區別

FPGA驗證和UVM驗證在芯片設計和驗證過程中都扮演著重要的角色，但它們之間存在明顯的區別。

2024-03-15 標簽：FPGA 芯片設計 UVM 3.3k 0

從可綜合的RTL代碼的角度聊聊interface

SystemVerilog引入了interface，這里我們從可綜合的RTL代碼的角度聊聊interface。

2023-10-12 標簽：RTL UVM Interface 3.3k 0

UVM driver和sequencer的通信

sequencer生成激勵數據，并將其傳遞給driver執行。UVM類庫提供了uvm_sequencer基類，其參數為request和response數據類型。

2023-06-07 標簽：UVM TLM sequence 3.2k 0

有沒有辦法像debug RTL代碼一樣將UVM中變量拉到波形上看呢？

我們常用的debug UVM的方法是通過打印log實現。有沒有辦法像 debug RTL代碼一樣將 UVM 中變量拉到波形上看呢？答案是有的，下面讓我們...

2023-06-29 標簽：仿真器 RTL UVM 3.2k 0

UVM驗證環境啟動時及運行時的控制方案

話說螺螄殼里做道場，UVM推出這么多年以來每年DVCon會議上總還是有人分享他們基于UVM package做的一些改動，使其能夠更適合項目的要求。

2023-04-13 標簽：處理器 UVM VCS 3.1k 0

UVM手把手教程系列（二）Phase機制簡單介紹

UVM中的phase，按照其是否消耗仿真時間（$time打印出的時間）的特性，可以分成兩大類

2024-02-29 標簽：UVM TLM DUT 3.1k 0

為什么要同時存在m_sequencer和p_sequencer他們兩個？

在構建復雜的sequence序列的時候，我們經常會用到m_sequencer和p_sequencer，并且在很多資料中都提到兩者實際指向的是同一個對象，...

2023-06-19 標簽：UVM Verilog語言 3.1k 0

UVM TLM的基本概念介紹

在UVM中，transaction 是一個類對象，它包含了建模兩個驗證組件之間的通信所需的任何信息。

2023-05-24 標簽：UVM TLM FIFO存儲 3.1k 0

UVM response_handler和get_response機制

很多UVM用戶平時更多的使用get_response()方式去獲得uvm_driver的response，但get_response有些缺點

2023-05-23 標簽：UVM FIFO存儲 3.1k 0

如何用Verdi查看UVM環境中的變量？

我們常用的debug UVM的方法是通過打印log實現。有沒有辦法像 debug RTL代碼一樣將 UVM 中變量拉到波形上看呢？答案是有的，下面讓我們...

2023-06-25 標簽：仿真 UVM Verdi 3.1k 0

UVM為什么要引入寄存器模型呢？

新需求：為帶寄存器的DUT搭建UVM仿真環境

2023-05-26 標簽：轉換器寄存器 UVM 3.1k 0

UVM中的field automation機制有哪些用途

不知道UVM中的field automation機制怎么翻譯，不管了，反正就是**機制，理解它能干啥就行了。

2022-07-19 標簽：UVM 3.1k 0

uvm中的Scoreboards介紹

在驗證過程中讓DUT進入特定場景只是驗證的重要部分之一，驗證環境還應該檢查來自DUT的輸出響應。

2023-06-20 標簽：RTL UVM TLM 3k 0

以太網時間敏感網絡（TSN）：汽車音視頻橋接（AVB）應用的福音

以太網音頻視頻橋接/時間敏感網絡（AVB/TSN）是由IEEE 802.802標準委員會AVB任務組開發的一組IEEE 1以太網子標準的通用名稱。這些標...

2023-05-26 標簽：以太網 UVM 音頻視頻 3k 0

DS-PAW bandunfolding能帶反折疊計算

第一性原理平面波密度泛函計算軟件DS-PAW是Device Studio平臺下的一款使用C++開發的國產第一性原理密度泛函計算軟件

2023-02-25 標簽：服務器 UVM JSON 3k 0

在驗證環境中開發Checks和Coverage的步驟

Checks和coverage是覆蓋率驅動的驗證流程的關鍵。在驗證環境中，Checks和coverage可以被定義在多個位置。

2023-06-12 標簽：Verilog UVM DUT 3k 0

UVM中uvm_config_db機制背后的大功臣

本次講一下UVM中的uvm_config_db，在UVM中提供了一個內部數據庫，可以在其中存儲給定名稱下的值，之后可以由其它TB組件去檢索。

2023-06-29 標簽：UVM DUT 2.9k 0

太真實了！那些你不知道的IC驗證日常

根據調查結果如下圖所示，分別列出了近幾年DE和DV的整體數量比，以及在不同規模領域內的人數比。

2023-07-13 標簽：仿真器 UVM SPEC 2.9k 0

參數化RTL的驗證思路

參數化的代碼需要在靈活性和復雜性之間做出平衡，而且高度參數化代碼的驗證是一個非常具有挑戰性的工作。

2023-05-05 標簽：RTL UVM SVA 2.9k 0

UVM學習筆記（三）

sequence機制作用：用于產生激勵。其分為兩部分，一是sequence，二是sequencer。

2023-05-26 標簽：UVM sequence 2.7k 0

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