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如何在Zynq UltraScale+ MPSoC平臺上通過JTAG啟動嵌入式Linux鏡像
在之前文章中,我們介紹了如何使用 XSCT 工具通過 JTAG 在 Zynq SoC 上啟動嵌入式 Linux 鏡像(從 JTAG 啟動 Zynq-70...
7nm Versal系列相對于16nm Ultrascale plus系列,IO做了升級,U+系列的HPIO在Versal升級為XPIO。Versal系...
2025-07-11 標簽:時鐘AdvancedUltraScale 1.6k 0
QDMA Subsystem for PCI Express v5.0產品指南
AMD QDMA Subsystem for PCI Express( PCIe )旨在利用多隊列的概念實現高性能 DMA,以搭配 PCI Expres...
2025-05-13 標簽:amd存儲器UltraScale 946 0
Xilinx Ultrascale系列FPGA的時鐘資源與架構解析
Ultrascale是賽靈思開發的支持包含步進功能的增強型FPGA架構,相比7系列的28nm工藝,Ultrascale采用20nm的工藝,主要有2個系列...
2025-04-24 標簽:FPGAXilinxUltraScale 2.6k 0
已從該架構中移除BUFMRs、BUFRs、BUFIOs及其相關的路由資源,并被新的時鐘緩沖器、時鐘路由和全新的I/O時鐘架構所取代。
2024-03-12 標簽:FPGA時鐘緩沖器UltraScale 2.4k 0
采用UltraScale/UltraScale+芯片的DFX設計注意事項
采用UltraScale/UltraScale+芯片進行DFX設計時,建議從以下角度對設計進行檢查。
2024-01-18 標簽:芯片時鐘UltraScale 2k 0
UltraScale開發板與套件-使用System Controller手動調整VADJ
VADJ 引腳是 VITA 57.1 FMC 標準的一部分,承載著從載卡到 I/O 夾層模塊的可調節電壓等級的電源
閑談Vitis AI|DPU在UltraScale平臺下的軟硬件流程(1)
本篇中,我想跳過一些細枝末節, 先簡單介紹 AMD Xilinx Vitis AI 在 Zynq 這個硬件加速平臺下軟硬件開發的基本思路和流程,把各個開...
淺談Ultrascale、Ultrascale+ Serdes與7 Series GTX/GTH的區別
在Serdes流行之前,芯片之間的數據傳輸主要靠低俗串行接口和并行接口,存在諸如傳輸速率低、占用IO數量多、硬件連接復雜化等弊端。Serdes的出現簡化...
2022-08-02 標簽:fpgaXilinxUltraScale 7.5k 0
內核重置應該保持斷言狀態,直到相關時鐘穩定為止。在從重置中取出以太網 IP 核之前,它必須具有穩定的頻率而且沒有故障。
UltraScale/UltraScale+ GTH/GTY 收發器線速率設置的方法
本篇博文主要講解了動態更改 UltraScale/UltraScale+ GTH/GTY 收發器線速率設置的方法。 您是否曾想過要使用 UltraSca...
2020-11-04 標簽:收發器UltraScale 9.8k 0
高級數據中心應用、汽車駕駛員輔助與安全系統以及手持無線電設計都需要可擴展的 SoC IP,因為這種 IP 不僅能提供領先的性能,而且在可用功率或條件不斷...
2019-08-01 標簽:ZynqUltraScale 9.7k 0
由于不斷要求在單個器件或線卡中集成更多功能,為客戶提供更多可用的功能的壓力越來越大。但功能增強不能以應用設計時間或整體上市時間內的同比例增長為代價。
2019-08-01 標簽:賽靈思UltraScale 8.1k 0
賽靈思的UltraScale架構 - 業界首款ASIC級可編程架構
UltraScale是一款革命性創新型FPGA架構,用作類似于ASIC的設計方法,能幫助我們領先競爭對手整整一代的水平。
Xilinx高級副總裁Victor Peng帶您了解 UltraScale 架構
該視頻將由賽靈思高級副總裁Victor Peng向您介紹業界首款ASIC級20nm All Programmable架構——UltraScale背后的發展策略。
賽靈思Virtex? UltraScale ? All Programmable FPGA 是高端FPGA 系列的擴展,可支持1Tbps 系統的實現。V...
2017-11-18 標簽:fpgaultrascale 2.4k 0
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