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clk技術(shù)

高速ADC/DAC的測試方法分享

ADC主要的測試指標分為靜態(tài)指標和動態(tài)指標兩類：靜態(tài)指標，包括INL、DNL；動態(tài)指標，主要是基于SFDR，在此基礎(chǔ)之上計算的ENOB（有效位數(shù)）。

2023-11-07 標簽：adc FFT 信號發(fā)生器 8.3k 1

信號協(xié)議中同步傳輸和異步傳輸有什么區(qū)別

在信號協(xié)議中，有非常多的種類，如UART，I2C，SPI，PCIe等等，它們有自己的一套制定規(guī)則，但是在協(xié)議制定中，一定需要在同步和異步中選擇其中一項作...

2023-11-07 標簽：uart 同步傳輸時鐘信號 2.6k 0

晶體管level shifter是怎么實現(xiàn)電平轉(zhuǎn)換功能的？

這一篇，總結(jié)一下level shifter的晶體管級工作原理，就從最傳統(tǒng)的結(jié)構(gòu)講起，詳細分析這個level shifter是怎么實現(xiàn)電平轉(zhuǎn)換功能的。

2023-11-03 標簽：MOS管電平轉(zhuǎn)換器晶體管 9.7k 0

TM1637數(shù)碼管模塊的使用

這個數(shù)碼管模塊有意思的地方不是中間有兩個小點，而是它的控制方式：只需要兩個引腳就能夠控制，通信方式與IIC很像。

2023-11-01 標簽：數(shù)碼管 ACK CLK 2.1萬 0

模擬IC設(shè)計原理圖2：寄存器的原理和電路原理圖介紹

寄存器分為鎖存器、觸發(fā)器；是數(shù)字和模擬電路中的核心之一。

2023-10-30 標簽：寄存器 IC設(shè)計鎖存器 5.6k 0

FPGA設(shè)計之Verilog中clk為什么要用posedge而不用negedge？

Verilog是一種硬件描述語言，用于描述數(shù)字電路的行為和特性。在Verilog中，時鐘信號（clk）和線路是非常重要的，它用于同步電路中的各個模塊，確...

2023-10-10 標簽：同步電路 FPGA芯片時鐘信號 7.5k 0

如何設(shè)計一個對按鍵信號進行計數(shù)的計數(shù)器？

detect_module模塊用于檢測按鍵信號的下降沿，當(dāng)檢測到下降沿后，輸出一個時鐘周期的高電平。

2023-10-10 標簽：寄存器計數(shù)器 CLK 2.8k 0

仿真測試3：分頻、奇數(shù)、偶數(shù)

通過一個標志信號作為偶6分頻的工作時鐘（可靠，常用）

2023-10-10 標簽：fpga 寄存器晶振 1.1k 0

單口RAM、同步FIFO、異步FIFO的設(shè)計

if((!empty && re)&&(!full && we))// 同時讀寫，計數(shù)不變；

2023-10-09 標簽：RAM 二進制 FIFO芯片 1.2k 0

有限狀態(tài)機分割設(shè)計

有限狀態(tài)機分割設(shè)計，其實質(zhì)就是一個狀態(tài)機分割成多個狀態(tài)機

2023-10-09 標簽：有限狀態(tài)機狀態(tài)機 fsm 1.2k 0

RT-Thread開發(fā)GD32F450添加adc外設(shè)

開發(fā)板使用的是gd32f450zk，env工具使用的版本是1.3.5，rtthread版本是5.0.0

2023-10-08 標簽：GPIO CLK ADC 2.9k 0

FPGA設(shè)計中的模塊化設(shè)計

模塊化設(shè)計是FPGA設(shè)計中一個很重要的技巧，它能夠使一個大型設(shè)計的分工協(xié)作、仿真測試更加容易，代碼維護或升級也更加便利。

2023-10-07 標簽：FPGA設(shè)計 CLK 2.6k 0

AD數(shù)據(jù)轉(zhuǎn)換-SAR ADC介紹

基本SAR(Successive Approxmation Register)ADC結(jié)構(gòu)中包括采樣保持S&H電路、比較器、DAC、SAR邏輯四個單元。

2023-09-26 標簽：SAR 比較器 CLK 4.6k 0

使用普通的多路復(fù)用器進行切換時鐘會發(fā)生什么？

在現(xiàn)代芯片中，芯片運行時有必要在兩個不同的時鐘之間切換。如果我們使用普通的多路復(fù)用器進行切換時鐘會發(fā)生什么？

2023-09-20 標簽：時鐘鎖存器多路復(fù)用器 2.7k 0

如何使用Verilog硬件描述語言描述時序邏輯電路？

時序邏輯電路的特點是輸出信號不僅與電路的輸入有關(guān)，還與電路原來的狀態(tài)有關(guān)。

2023-09-17 標簽：FPGA設(shè)計反相器 D觸發(fā)器 4.6k 0

看看兩個使用Verilog HDL設(shè)計的簡單電路

與非門的Verilog 描述如下圖所示，源程序文件的后綴為.v。

2023-09-17 標簽：D觸發(fā)器時序邏輯電路 Module 2.8k 0

LED模組上的芯片都有哪些不同？

LED模組上面有好幾種芯片，每一種芯片所控制的信號和功能都各有不同，下面我們以單個模組控制信號的走向來逐一認識和分析它們的不同。

2023-09-08 標簽：LED芯片鎖存器直流電源 5.7k 0

異步復(fù)位寄存器的0時刻是如何進行賦值的呢？

Verilog規(guī)范告訴我們：negedge 事件指的是如表43所示的跳變，發(fā)生negedge事件時才會執(zhí)行操作。那么0時刻，是如何執(zhí)行操作的呢？

2023-09-07 標簽：寄存器 D觸發(fā)器 CLK 1.7k 0

clock-gating的綜合實現(xiàn)

在ASIC設(shè)計中，項目會期望設(shè)計將代碼寫成clk-gating風(fēng)格，以便于DC綜合時將寄存器綜合成clk-gating結(jié)構(gòu)，其目的是為了降低翻轉(zhuǎn)功耗。

2023-09-04 標簽：寄存器 IC設(shè)計 ASIC設(shè)計 3.4k 0

為什么要用Serdes？

在芯片內(nèi)部，信號一般都是通過并行傳輸?shù)模驗榇袀鬏攲嵲谑翘恕?/p>

2023-09-01 標簽：CLK I2C協(xié)議 ADC采樣 2.1k 0

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LitePoint為全球最具創(chuàng)新力的無線設(shè)備制造商提供無線測試解決方案和服務(wù)，幫助他們確保其產(chǎn)品能夠滿足當(dāng)今高標準的消費者需求。LitePoint是無線測試領(lǐng)域的領(lǐng)先創(chuàng)新企業(yè)，其產(chǎn)品開箱即用，可用于測試全球范圍內(nèi)最廣泛使用的無線芯片組。LitePoint與智能手機、平板電腦、個人電腦、無線接入點和芯片組的領(lǐng)先制造商合作。LitePoint也在新興互聯(lián)設(shè)備（物聯(lián)網(wǎng)）測試領(lǐng)域處于前沿。LitePoint總部位于加利福尼亞州硅谷，并在全球設(shè)有辦事處，是測試和工業(yè)應(yīng)用自動化設(shè)備領(lǐng)先供應(yīng)商泰瑞達（Teradyne）（納斯達克股票代碼：TER）的全資子公司。泰瑞達 2019 年營收為 23 億美元，其目前在全球范圍內(nèi)擁有 5，500 名員工。
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