對可編程系統級芯片（SoPC）的開發而言，僅僅依靠可編程器件（PLD）在規模和速度方面的進步，依靠使用方便的嵌入式處理器內核，以及依靠其他的IP內核本身是不夠的。通過解決系統級的復雜問題，使PLD技術在產品面市時間方面帶來好處，需要一種清晰的系統層次的構造方法。

　　過去， PLD的用戶喜愛MAX+PLUS II的集成化特點（一個完全集成的設計實體，包括設計輸入、綜合、仿真、布局布線和時序分析），今天，同樣還是那些用戶，卻要求最佳的綜合工具、最佳的仿真工具和最佳的時序分析工具。PLD布局布線工具必須以某種方式滿足這些不斷變化的要求，這種方式使得整個設計方法在方向上更加以專用集成電路（ASIC）為中心。如果這種新的PLD設計方法正確地構造出來，它將比ASIC技術更快地促進IP內核的應用，并且，支持只有可編程技術才能提供的靈活性和定制能力。

　　現在，在高密度器件中使用IP內核已經是非常普遍的做法。盡管用戶使用總線接口功能（如 66 MHz的PCI總線）和DSP功能（如FIR濾波器）已經有幾年的時間，IP內核的應用最近又出現了三個基本的變化。首先是現在的專用編程器具有強大的功能和靈活性。例如，新的FIR編譯器包含了一個支持4比特到32比特系數精度的內置系數生成器，可以設計任何抽頭數目的濾波器。該編譯器還支持樣點的等間隔舍入、內插以及串行和并行的算法結構選項，從而使用戶可以按照自己的性能和布局面積要求優化濾波器，并且，可以容易地修改和重新評價濾波器以滿足系統的要求。

　　在強化設計方法方面采取的第二個重要變化就是現在已有的對各種工業標準開發工具的接口。例如， 現在的FIR 編譯器還能夠產生MATLAB、Simulink、VHDL和Verilog HDL 格式的仿真模型，從而與上述各種強大的工具更緊密地連接起來。類似的支持Reed-Solomon糾錯算法等DSP應用的應用編譯器也正在開發過程中。

　　與IP內核的應用有關的第三個重大變化是專門為PLD優化的嵌入式處理器的出現。只有使用了高性能的處理器， SoPC設計能力的潛力才真正成為可能。在一個理想的開發環境中，設計者將只是簡單地編寫出體現系統規范的C代碼，然后，足夠智能化的開發工具將在嵌入式處理器中劃分某些算法，并將其余的算法綜合到可編程邏輯中去。然而，遺憾的是，現有的工具還沒有達到如此高級的水平，而在PLD中集成嵌入式處理器會將增加設計的復雜性。新的開發方法必須解決建模、處理器集成和PLD的設計輸入等問題，并且，能夠智能化地開發各種總線接口來優化系統性能。

　　為了優化系統級的解決方案，開發工具必須就處理器內核如何與存儲器、外設I/O模塊相互作用提供精確和完整的模型。利用硬核處理器進行設計，通常需要一個描述特定的系統總線操作的處理器總線功能模塊，一定的時序關系，以及設計內部處理器模塊與其他模塊的接口。使用軟核處理器，則需要正確的行為模型來證實PLD內部的具體實現滿足處理器子系統的時序規范。整個SoPC的設計過程必須支持對VHDL或者Verilog仿真、行為仿真以及VHDL和Verilog 測試工具。