摘 要： 設計了一種基于NiosII處理器的片上系統（SoC），集成了Nios II處理器IP、PCI接口IP、網絡接口IP以及基于Wishbone總線的串行接口IP核、 CAN接口IP核等。系統具有可重配置、可擴展、靈活、兼容性高、功耗低等優點，適合于片上系統開發與應用。本設計使用Verilog HDL硬件描述語言在QuartusII環境下進行IP軟核設計、綜合、布局布線，在Model Sim下完成功能、時序仿真，在SoPC下完成系統的定制與集成，在NiosII IDE環境下完成片上系統軟件程序的開發，最后在FPGA器件上實現了智能多接口功能的片上系統。

　　隨著超大規模片上系統需求的日益增多，基于傳統IC芯片的微電子應用系統設計技術正在轉向基于知識產權IP（Intellectual Property）核的片上系統技術發展［1］。因此，基于資源IP核的復用設計方式已開始逐漸成為國內外微電子系統設計的一項支撐技術。從應用功能角度劃分IP核有三大類：微處理器IP核（如8位8051核、32位NiosII、Microblaze核等）、各種接口IP核（如SDRAM控制器、 PCI總線接口、CAN總線接口、串行總線接口IP核等）和專用算法IP核（圖形編解碼H.264、加密核等）。使用IP核復用技術，將IP集成到 FPGA芯片上，可縮小PCB板體積，降低功耗；還可以根據需要進行功能的升級、擴充和裁減。本文以Altera公司的NiosII為主處理器并集成PCI接口、串行接口、CAN接口、網絡接口設計為例，說明片上系統的設計方法。

　　1 設計原理

　　采用片上系統設計的智能多接口模塊一般可以不需要外部主處理器操作系統的干預，其典型結構如圖1所示。在工作時，片上系統收到的信號經過本板上Nios II處理器處理轉換后，即可將數據信號送出或做其他處理。信號轉換、處理工作全部由片上系統完成，不增加外主處理器操作系統的軟件開銷，因而對整個系統的負擔更小。也可以要通過接入的PCI等系統總線，以中斷提請等方式向外部主處理器提請訪問，可完成與外主處理器的數據交換［4］。

　　在開源OpenCores組織的網站上，可以獲取大量共享IP核， 但是大多數是未被驗證的，或者由于是不同人撰寫的，其代碼風格也不盡相同。其接口信號定義為標準Wishbone總線形式，Wishbone著重定義IP 核的接口信號和總線周期標準來實現IP核的重用。通過對IP軟核代碼的分析，在原代碼的基礎上可通過修改IP核的部分邏輯功能（如增加內嵌數據收發 FIFO深度），優化部分接口邏輯；通過對異步信號同步采樣一次，可以去干擾，消除亞穩態以及虛假的Glitch；可通過增加復位狀態寄存器等實現優化設計。最終完成基于Wishbone總線的IP軟核設計。下面以串行接口IP核設計為例說明，其他類型的IP核也可以通過類似方法獲得。串行接口IP設計是以異步串行控制器16C550為原型的。