為了滿足苛刻性能和快速運行要求，今天的系統，從通訊接口到高品質圖像視頻和多媒體系統，各種消費類應用廣泛采用了數字信號處理技術。數據轉換器成為現實世界模擬信號與數字域之間的接口。因此，數據轉換器是完整信號處理鏈上的重要組成部分，而信號處理是每臺消費電子設備上不可或缺的一部分。

　　盡管數據轉換器設計復雜，但IP廠商能夠為系統芯片（SoC）設計師提供幾乎可以滿足任何系統要求的數據轉換器。此外，為了提供適合系統芯片集成的數據轉換器，Synopsys等知名的數據轉換器IP廠商采用了尖端的電路和架構技術，使它們在嚴苛的系統芯片環境中仍然堅固耐用。這些電路和架構技術（不在本文討論范圍之內）可以免除大系統芯片中常見的襯底和電源噪聲影響，以及對制程、溫度和電壓變化表現穩定。

　　不過，為了實現數據轉換器IP性能最大化，系統芯片設計師必須應對將數據轉換器與系統芯片集成的挑戰，避免危害整個系統性能的缺陷。

　　數據轉換器IP集成之所以會被認為錯綜復雜，其原因是它要求精心的手動布局布線。但是，通過深入了解影響性能的潛在問題，系統芯片設計師可以具備成功集成達到預期性能的所有技術手段。

　　本文系統地介紹了12種簡化設計技術，這些技術解決了系統集成中的所有常見問題，有助確保在系統芯片中成功集成高性能數據轉換器。

　　數據轉換器基礎知識

　　采用最適合系統芯片終端應用的性能、速度和功耗要求的架構與配置，可以選擇兩種類型數據轉換器，即模擬-數字轉換器（ADC）和數字-模擬轉換器（DAC）。

　　從物理集成的角度來看，兩種數據轉換器的信號接口相似，只不過ADC是將模擬輸入信號轉換成數字輸出信號（圖1），而DAC是將數字輸入信號轉換成模擬輸出信號（圖2）。

　　△模擬輸入（in）/輸出（out）信號有差分傳輸和單端傳輸方式，可有一個、兩個或兩個以上的通道；

　　△數字輸出/輸入（b）信號是模擬輸入/輸出信號的數字表現形式；

　　△參考電壓可由內部基準電壓源或外部輸入；

　　△轉換時鐘（clk）可由內部鎖相環驅動，或是由芯片外部提供；

　　△可提供電源和接地電源連接，包括模擬電源（avdd）、數字電源（dvdd）、模擬接地（agnd）和數字接地（dgnd）

　　成功的IP集成技術

　　第三方數字轉換器IP在設計過程中考慮到了系統芯片集成和IP運行簡單順暢，沒有障礙。但是，隨意集成數據轉換器可能造成系統性能變差。下面四部分將介紹幾種有助確保IP集成成功的簡單技術。

　　1. 首先在系統芯片上做合適的布局

　　系統芯片其他邏輯塊產生的過大噪聲會進入數據轉換器繼而影響其性能。為確保數據轉換器與其他邏輯塊很好地隔離，物理集成過程的第一步是在系統芯片中合理確定數據轉換器的位置。

　　技術1：在活躍邏輯（攻擊者）和模擬模塊（受害者）之間保持一定距離

　　對于普通的模擬-數字轉換器，采用這一技術可按照圖3中的四個步驟進行操作：

　　1. 將數據轉換器（如模擬-數字轉換器）遠離數字開關電路；

　　2. 數據轉換器數字接口朝向芯片噪聲較大區域，而模擬接口朝向芯片較安靜區域；

　　3. 將時鐘源（如鎖相環）盡可能靠近數據轉換器；

　　4. 如果數據轉換器臨近區域有數字開關走線或邏輯塊，請設立一個禁入區域

　　（即沒有金屬、晶體管或有源區的區域），以便將數據轉換器與邏輯塊或布線隔離開。

　　技術2：數據轉換器靠近模擬I/O焊盤

　　進入模擬-數字轉換器輸入的任何噪聲或不需要的信號將被轉換器視為“真”信號，繼而出現在數字輸出中。模擬-數字轉換器能夠區分的最小電壓（用最低有效位（LSB）表示）決定數據轉換器的準確度，也是模擬-數字轉換器最大擺幅（FS）及其分辨率（N）的函數（如以下方程所示）。以0.5V峰-峰最大輸入擺幅的12位單端模擬-數字轉換器為例，最低有效位范圍很小，僅為 122.1μV。

　　LSB = FS/2N

　　在如此高的準確度要求下，如果轉換的數字信號（攻擊者）電容耦合（串擾）到模擬-數字轉換器輸入（受害者），數字輸出信號中耦合的攻擊信號的頻譜含量可能會超出模擬-數字轉換器的噪聲本底值，從而影響系統性能（頻譜純度）。

　　同樣，串擾數字-模擬轉換器輸出對系統性能產生相似的影響，即轉換的數字信號電容耦合到數字-模擬轉換器輸出可以生成超出數字-模擬轉換器噪聲本底值的頻譜含量。

　　采用差分輸入的模擬-數字轉換器，或是采用差分輸出的數字-模擬轉換器，都具有較強的抗共模噪聲干擾能力，因為攻擊者均衡地耦合到正負差分信號。為充分利用這種高抗噪聲干擾能力，使用這些數據轉換器應同時采用正確屏蔽和外部信號布線等設計技術。

　　當數據轉換器需要外部基準時也會出現類似的問題。由于基準決定數據轉換器的滿幅輸入擺幅，如果噪聲或不需要的信號與基準耦合，就會成為數據轉換器輸出信號的一部分。

　　圖 4a顯示了28納米12位Sigma-DeltaIQ模擬-數字轉換器頻譜，可以看到轉換器輸入與基準信號之間有耦合。這會導致第二諧波（h2）能量過大，將總諧波失真（THD）降低近14dB。相反，圖4b顯示的是相同IQ模擬-數字轉換器在耦合消除后的性能，這會使總諧波失真改善，達到 -72dBc。

　　基準對流經非零電阻（電阻壓降）基準路徑的非零電流造成的壓降很敏感。這一效應會在轉換中產生系統性的偏移（offset）和增益誤差（gain error）。

　　考慮到這些影響，將數據轉換器正確植入系統芯片之后，下一步就是對轉換器和I/O之間的模擬信號進行布線，同時采用以下技術：

　　技術3：保持模擬布線路徑簡短

　　保持模擬布線路徑盡可能簡短，使無關信號不太可能耦合到模擬I/O出或基準中。

　　技術4：增加屏蔽

　　為盡可能減少關鍵模擬信號的噪聲耦合或串擾，特別是在串擾無法避免的情況下，設計人員應在攻擊者和受害者軌跡之間增加屏蔽。圖5介紹了增加有效屏蔽的正確方法：通過中間層（金屬N+1）將以金屬N布線的模擬信號軌跡A和B與以金屬N+2布線的噪聲信號C屏蔽開來，完全覆蓋重疊區域，并與干凈的模擬接地電源連接。通過在臨近信號增加金屬層走線，可在同層的金屬間（分別是金屬N與N+2）實現進一步屏蔽隔離。

　　只有在必須的情況下才增加屏蔽，而且是不沿著所有路徑，以避免不必要地增加信號寄生電容。

　　技術5：保持差分走線

　　為確保模擬差分信號的共模噪聲抑制達到最佳效果，設計師應根據電阻、長度、電容性負載和其他信號的寄生電容耦合、邦定線特征和印刷電路板（PCB）線路等等，對差分信號布線匹配。圖6是從模擬-數字轉換器到I/O匹配后的輸入（紅色Vinp和藍色Vinn）布線。

　　技術6：限制電阻壓降或阻抗

　　可通過以下方式確保布線串聯電阻不超過數據轉換器提供商注明的最大電阻值：

　　△盡量縮短布線距離

　　△使用寬金屬布線

　　△盡量使用多個金屬層走線

　　△使用大量過孔進行連接

　　數字輸出/輸入布線還要求認真仔細地部署。但是，由于布線是在自動數字集成流程中處理，它們的部署自然需要遵循相應的技術，因此不在本文討論之列。

　　3. 保持低時鐘抖動

　　基于數據轉換器的系統性能，如通訊接口，取決于采樣時鐘的質量。模擬-數字轉換器信號采樣瞬間的不確定性增加了轉換噪聲，因而降低了轉換器性能。采樣瞬間的不確定性稱為“抖動”。時鐘抖動（σtclk）決定了數據轉換器可達到的最大理論SNR（信噪比）值。圖7顯示信噪比是采樣時鐘抖動的一個函數，將信噪比、時鐘抖動和信號頻率（Fin）關聯起來。以模擬-數字轉換器固有的65dB信噪比（SNRADC）為例。

　　從圖7可以看出，采樣時鐘抖動對轉換性能（信噪比）的影響與系統處理低頻率信號無關。但是，采樣時鐘抖動的影響隨著所處理信號的頻率增強而增加

　　因此，系統芯片設計師在設計中必須考慮到這種影響，可以采用以下技術保證采樣時鐘質量：

　　技術7：將時鐘源靠近數據轉換器

　　將鎖相環靠近數據轉換器，可降低外部信號耦合到時鐘線并造成時鐘抖動的可能性。

　　技術8：檢查時鐘沿速率

　　對于時鐘路徑上的任何電路而言，應保證有足夠的驅動強度限制時鐘的轉換速率。時鐘沿轉換時間長會增加噪聲敏感性，因而增加抖動（如圖8所示）。根據經驗，~100ps的轉換時間是適當的。

　　技術9：盡量減小電源域轉換

　　由于信號沿著時鐘網絡進展，并在不同的電源域進行轉換，信號會受到不同電源的電源噪聲耦合的影響。這會導致抖動增加。因此，時鐘路徑中的所有緩沖器應由同一個電源域（無論是源極電源或終極電源）供應電源。

　　圖 9是系統芯片內時鐘分布網絡的示例。如圖所示，鎖相環在vdd2電源域生成時鐘為四個模塊所用，它們是：兩個模擬-數字轉換器（ADC1和ADC2）、一個數字-模擬轉換器和一個通用邏輯塊。在這個圖中，repeater單元由源極電源（鎖相環buffer，vdd2）或是由終極電源（vddadc1、 vdddac、vddadc2或vddotr）供電。

　　技術10：將時鐘信號與攻擊信號屏蔽開

　　將時鐘信號與攻擊信號屏蔽開，目的是避免噪聲與時鐘耦合并減少抖動。圖10介紹了一種屏蔽信號的方法。在圖中，信號路徑為M1（藍線），在各個方向與電路中的其他信號屏蔽開。屏蔽層通常與時鐘網絡相同的接地電位連接。

　　4. 保持電源和接地電源干凈

　　任何模擬電路的電源抑制比（PSRR）都是有限的。電源和接地電源噪聲過大可能影響性能。處理寬帶信號時更是如此，原因是低頻率時抑制比高，但高頻率時抑制比自然會降低。因此，模擬電源應保持干凈，并且使用時應正確去耦合電容。

　　還有些其他影響，如布線電阻過大可能導致直流（DC）電壓壓降超出數據轉換器工作范圍，還可能造成交流（AC）電壓響應數據轉換器的自生紋波噪聲變慢，可以采用以下技術。

　　技術11：保持電源和接地布線電阻夠小

　　設計師應遵循數據轉換器廠商的建議，使電源和接地布線電阻在限制范圍內。這些限制的目的是確保數據轉換器的電流消耗造成的壓降不會使電源電壓超出IP的工作范圍。此外，如前面所解釋的，走線電阻會使自生紋波響應變慢。

　　技術12：使用專用的電源布線

　　集成多個數據轉換器時，設計師應使用專用電源布線，至少包括IO電源。圖11a解釋了兩個IQ-模擬-數字轉換器情況下的要求。

　　對于pad數量受限的系統，只要數據轉換器使用相同的時鐘頻率和相位，多個數據轉換器就可以共用相同的IO電源（如圖11b所示）。布線必須與I/O電源（采用星形連接）隔離，并保持電源分布對稱。圖11c圖示說明了不正確的電源分布。在這個例子中，電源分布沒有保持對稱，造成性能降低和串擾。

　　結論

　　任何模擬電路的電源抑制比（PSRR）都是有限的。電源和接地電源噪聲過大可能影響性能。處理寬帶信號時更是如此，原因是低頻率時抑制比高，但高頻率時抑制比自然會降低。因此，模擬電源應保持干凈，并且使用時應正確去耦合電容。

　　通過在系統芯片設計中選用Synopsys數據轉換器IP，設計師將經過優化的數據轉換器IP集成在系統芯片中，滿足應用要求和應對系統芯片的惡劣環境。

　　除了選擇IP外，IP物理集成部署不正確會影響系統性能。采用本文中的技術有助于系統地解決IP集成挑戰。除提供高質量、可靠耐用的數據轉換器IP進行系統芯片集成外，Synopsys可在集成過程中提供廣泛的工程支持（包括詳細的集成指南、集成檢查清單和由經驗豐富的新思科技應用工程師專門進行集成審核）并簡化系統芯片集成過程，有助確保芯片一次成功。

　　Synopsys具有超過十五年的數據轉換IP研發與應用經驗，可提供全面的、經硅驗證的200多種DesignWare數據轉換器IP產品，包括過采樣sigma delta模擬-數據轉換器、流水線型模擬-數字轉換器、逐次逼近型模擬-數字轉換器（SAR ADC）和電流舵數字-模擬轉換器。DesignWare數據轉換器IP產品具有非常低的功率損耗，占用面積小，支持從180納米到28納米的制程。