3、軟件設(shè)計(jì)

3.1、設(shè)計(jì)方案

本設(shè)計(jì)的VHDL程序主要有共有3個(gè)部分：分頻、數(shù)碼管掃描進(jìn)程、顯示控制進(jìn)程。方案原理圖如下。

3.2、完整程序

library IEEE;

use IEEE.STD_LOGIC_1164.ALL;

use IEEE.STD_LOGIC_ARITH.ALL;

use IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY key IS

PORT（clk ： IN STD_LOGIC;

key ： in std_logic_vector（7 downto 0）;

l ： out STD_LOGIC_VECTOR（2 downto 0）;

data_o ： out STD_LOGIC_VECTOR（7 downto 0）;

bell ： out STD_LOGIC：=‘0’

）;

END key;

ARCHITECTURE an OF key IS

signal clk_1k ： std_logic;

signal p ： integer range 0 to 7;

begin

process（clk）

variable cnt1 ： integer range 0 to 200;

variable cnt2 ： integer range 0 to 125;

begin

if clk‘event and clk=’1‘ then

if cnt1=200 then

cnt1：=0;

if cnt2=125 then

cnt2：=0;

clk_1k《=not clk_1k;

else

cnt2：=cnt2+1;

end if;

else

cnt1：=cnt1+1;

end if;

end if;

end process;

process（p，clk_1k）

begin

if clk_1k=’1‘ and clk_1k’event then

if p=7 then

p《=0;

else

p《=p+1;

end if;

end if;

case p is

when 0 =》 l《=“000”;

when 1 =》 l《=“001”;

when 2 =》 l《=“010”;

when 3 =》 l《=“011”;

when 4 =》 l《=“100”;

when 5 =》 l《=“101”;

when 6 =》 l《=“110”;

when 7 =》 l《=“111”;

when others=》

end case;

end process;