講解幾點關于FIFO IP核使用時的注意事項

前言

FIFO？還是FIFO IP核？這也需要寫總結嗎？太容易了吧。如果我是一個正在處于面試找工作中的年輕人，肯定關注的是如何手撕FIFO，這也是當時校招時候干過的事情。但是作為一個FPGA 工程師，我們更常使用的是FIFO的IP核，或者必然使用的是FIFO IP核，簡單快捷優化。使用FIFO IP核的時候，或者設計電路使用FIFO IP的時候，對于新手或者不是精通的情況下，個人建議一點是對自己定制的FIFO仿真一下（或者嚴格遵守數據手冊），做到時序關系清晰后，再設計電路。注意：不要不屑于此！

下面講解幾點關于FIFO IP核使用時的注意事項，想到哪里到哪里!

位寬轉換

分布式ram資源的FIFO不能變換位寬

Block RAM資源可以變化位寬

Builtin FIFO資源不能變化位寬

FIFO 安全電路

FIFO定制頁面存在一個Enable Safety Circuit，如下：

選擇此選項，存在兩個額外輸出信號：

如果不選擇Enable Safety Circuit，則不存在這兩個信號輸出：

此選項僅僅針對基于Bram資源的FIFO定制，如果使用分布式RAM資源，則不可選擇：

同理Builtin FIFO資源的FIFO也不可選擇。

假如使用的是此Block RAM資源的FIFO，選擇此信號，有什么作用呢？多出來的兩個信號是什么意思？有什么用途？筆者曾在仿真中犯過一個錯誤，就是在復位后的幾個時鐘直接給寫使能，可是怎么寫也寫不進去數據，后來發現是wr_rst_busy處于高電平狀態，自然是不能寫的。所以判斷寫使能有效，可以將此信號作為判斷條件之一，如果該信號為高，則不能寫入。

這就引發一個疑問？既然存在這樣一個問題，那么多久之后才能對FIFO寫入數據呢？那就要看復位無效之后多久這個信號才能被拉低，且仿真看看：

可見，大概20多個時鐘周期之后，這個信號就拉低無效了。這樣會不會對我們使用FIFO有影響呢？可以想象下20多個時鐘才多長時間，周期ns級別，況且寫使能可以以此信號作為寫使能有效條件，因此可以很容易規避這個問題，這里列出來的原因就是為了仿真時候，如果遇到了寫不進去的情況時，考慮下這個問題，以免莫名其妙，百思不得其解。

Xilinx對安全電路的使用還有一條建議，就是選擇異步復位時，有可能導致BRAM數據的損壞，此時推薦使用安全電路。

對于異步FIFO而言，好像也只能使用異步復位，這就更有必要性了。