雷達(dá)抗干擾FPGA實(shí)現(xiàn)

1.副瓣匿影和副瓣對(duì)消聯(lián)合處理的基本原理

2.基于FPGA的副瓣匿影實(shí)現(xiàn)

3.FPGA程序時(shí)序錯(cuò)誤對(duì)工程的影響

4.?如何優(yōu)化FPGA時(shí)序（一）

一、副瓣匿影和副瓣對(duì)消聯(lián)合處理的基本原理

1.雷達(dá)電子對(duì)抗環(huán)境中，針對(duì)噪聲干擾或者假目標(biāo)干擾的單個(gè)干擾因素進(jìn)行對(duì)抗的技術(shù)已相對(duì)成熟，但噪聲干擾往往和密集假目標(biāo)復(fù)合存在，近年來噪聲加密集假目標(biāo)復(fù)合干擾應(yīng)用手段得到發(fā)展，我們實(shí)際工程主要是對(duì)噪聲干擾和密集假目標(biāo)分別進(jìn)行了干擾效能分析，并提出了可以聯(lián)合采用這2?種干擾，達(dá)到對(duì)雷達(dá)同時(shí)壓制和欺騙目的．有源干擾主要是從副瓣進(jìn)入雷達(dá)天線，為消除這種干擾，雷達(dá)普遍采用自適應(yīng)副瓣相消[(ASLC)和副瓣匿影SLB)?技術(shù);

2.2. ASLC?技術(shù)可以對(duì)消掉噪聲干擾，但無法抑制欺騙性干擾．而SLB?技術(shù)則主要利用主、輔天線增益的不同，對(duì)主輔通道信號(hào)的幅度進(jìn)行比值，通過匿影門限的判決，從而抑制假目標(biāo)干擾，但無法濾除噪聲干擾．

3.常規(guī)示意圖

三、FPGA程序時(shí)序錯(cuò)誤對(duì)工程的影響

2.?時(shí)序約束主要包括周期約束（FFS到FFS，即觸發(fā)器到觸發(fā)器）和偏移約束（IPAD到FFS、FFS到OPAD）以及靜態(tài)路徑約束（IPAD到OPAD）等3種。通過附加約束條件可以使綜合布線工具調(diào)整映射和布局布線過程，使設(shè)計(jì)達(dá)到時(shí)序要求。例如用OFFSET_IN_BEFORE約束可以告訴綜合布線工具輸入信號(hào)在時(shí)鐘之前什么時(shí)候準(zhǔn)備好，綜合布線工具就可以根據(jù)這個(gè)約束調(diào)整與IPAD相連的Logic Circuitry的綜合實(shí)現(xiàn)過程，使結(jié)果滿足FFS的建立時(shí)間要求。附加時(shí)序約束的一般策略是先附加全局約束，然后對(duì)快速和慢速例外路徑附加專門約束。附加全局約束時(shí)，首先定義設(shè)計(jì)的所有時(shí)鐘，對(duì)各時(shí)鐘域內(nèi)的同步元件進(jìn)行分組，對(duì)分組附加周期約束，然后對(duì)FPGA/CPLD輸入輸出PAD附加偏移約束、對(duì)全組合邏輯的PAD TO PAD路徑附加約束。附加專門約束時(shí)，首先約束分組之間的路徑，然后約束快、慢速例外路徑和多周期路徑，以及其他特殊路徑。

3.分析時(shí)序，本質(zhì)上是節(jié)點(diǎn)對(duì)節(jié)點(diǎn)之間的時(shí)序分析，如果沒有節(jié)點(diǎn)，時(shí)序也就無從談起。在FPGA中，我們可以把節(jié)點(diǎn)當(dāng)作是寄存器與寄存器之間的時(shí)序分析，寄存器與寄存器之間可能還有一些組合邏輯充斥著。所以時(shí)序路徑通常有四大類：

（1）寄存器到寄存器類型，即reg2reg；

（2）輸入引腳到寄存器類型，即pin2reg；

（3）寄存器到輸出引腳類型，即reg2pin；

（4）輸入引腳到輸出引腳類型，即pin2pin；

針對(duì)上述四種基本時(shí)序路徑，最關(guān)心的就是數(shù)據(jù)信號(hào)和時(shí)鐘鎖存沿之間的建立時(shí)間和保持時(shí)間的關(guān)系。

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clc;

clear all;

close all;

x=[1 1 1 1 1 -1 -1 1 1 -1 1 -1 -1 ?1 1 1 -1];

N1=length(x);

res=conv(x,conj(fliplr(x)));

figure,plot(abs(res));

x=[x -x];N2=length(x);

figure,plot(x);

res=conv(x,conj(fliplr(x)));

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提取碼：7ust

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編輯：黃飛

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