引 言

隨著設計復雜度的增加，使用IP核已經成為一種常用的設計方法。QuartusⅡ軟件提供的Megafunt-tions是基于Altera底層硬件結構最合理的成熟應用模塊，在代碼中使用Megafunctions這類IP資源，不但能將設計者從繁瑣的代碼編寫中解脫出來，更重要的是，在大多數情況下Megafunctions的綜合和實現結果比用戶編寫的代碼更優。而且只需要簡單地設置選取宏功能模塊的相關參數就可以在程序中調用它們，因此宏功能模塊的使用也十分方便。QuartusⅡ的Mega-functins中包含有算術運算（Arithmetic）、邏輯門（Gates）、I／O、存貯器（Storage）等四個系列，可以根據系統設計需求靈活選用。

在實時圖像處理中，用Sobel算子進行物體的邊緣檢測是經常用到的算法，由于對處理速度要求較高，因此用純軟件的方法很難達到要求。而FPGA對同時可完成的處理任務幾乎沒有限制，適合高速、并行信號處理，并且FPGA密度高、容量大，有內置存儲器、容易實現，所以FPGA廣泛用于實時圖像處理系統中。

在此通過調用基于RAM的移位寄存器altshifttaps、可編程乘加器altmult add、可編程多路并行加法器parallel_add和參數化絕對值運算模塊lpm_abs，實現了基于FPGA的Sobel邊緣檢測。最后給出設計系統的仿真結果，通過與Matlab仿真結果相比較，可以看出該設計獲得了很好的邊緣檢測效果。

1 Sobel邊緣檢測算法

圖1給出了Sobel邊緣檢測算法框圖。從圖中可以看出對一副圖像進行Sobel邊緣檢測時首先要利用Sobel算子計算出水平梯度和垂直梯度，然后再把兩個方向的梯度結合起來，最后應用門限處理模塊判斷圖像邊緣并輸出邊緣檢測結果。

圖2（a）為一副圖像的3×3區域，圖2（b）和圖2（c）分別為Sobel算子的x方向（垂直方向）梯度算子和y方向（水平方向）梯度算子。當采用Sobel算子對圖2（a）所示的3×3區域做梯度計算時，可得標記為z5的像素點x方向梯度和y方向的梯度分量分別為：然而實際執行時，為了運算方便可以采用公式

f△|Gx|+|Gy|對梯度進行近似。

該設計在門限處理時，采用基本全局門限：當某像素點（x，y）的梯度值XXXXf（x，y）大于或等于設定的門限T時，規定該點的灰度值為255，反之則為0。即：

2 Sobel邊緣檢測的硬件實現

根據圖1所示的Sobel邊緣檢測算法框圖，可得FPGA硬件實現Sobel邊緣檢測時應該包含梯度計算模塊和門限處理模塊。此外在硬件實現時還要采用圖像數據緩沖模塊對圖像做緩沖處理，以便進一步對圖像數據做模板處理。門限處理模塊可以通過編寫VerilogHDL代碼實現。以下主要介紹圖像數據緩沖模塊和梯度計算模塊。

2．1 圖像數據緩沖模塊器

在圖像的空域濾波中，為了得到3×3的方形模板窗，常使用FIFO（First In First Out）模塊作為圖像數據的緩沖器。這里通過應用基于RAM的移位寄存器宏模塊altshift taps實現了同樣的功能，而且還省去了一些控制信號，使用十分方便。

altshift_taps宏功能模塊是一個可配置的、具有抽頭（Taps）輸出的移位寄存器，每個抽頭在移位寄存器鏈的指定位置輸出數據。圖3（a）和圖3（b）分別為定制的8位輸入／8位輸出、3抽頭，且相鄰兩個抽頭相距256個寄存器的altshift_taps0功能模塊及其內部寄存器鏈結構圖，圖3（b）中的Buffer0，Buffer1，Buffer2分別為由256個8位移位寄存器構成的寄存器鏈。當圖像的第N行數據在像素時鐘同步下從shiftin［7：0］端輸入到altshift_taps0的Buffer0后，隨著第N+1行圖像數據輸入到Buffer0中，第N行的圖像數據依次存入Buffer1中，而當第N十2行圖像數據存入Buffer0后，Buffer1和Buffer2中分別存放的是第N+1行和第N行的圖像數據，從而實現緩沖圖像數據的功能。這樣在像素時鐘的同步下，第N+2，N+1，N行的同一列數據分別從tap0x［7：0］，taplx［7：0］，tap2x［7：0］端輸出給梯度計算模塊，進行梯度計算。

2．2 梯度計算模塊

Sobel邊緣檢測中，圖像像素點梯度的計算可由So-bel算子與圖像像素卷積運算的輸出經梯度計算公式計算獲得。圖5是圖4所示的3×3空間濾波模板與圖2（a）所示的3×3圖像區域卷積運算的原理圖。從中可以看出，為了實現卷積運算需要做乘法和加法運算，之前的文獻中大都采用分立的D觸發器和加法器以及乘法器來完成卷積運算，它的結構復雜。在此采用可編程乘加器altmult_add模塊和可編程多路并行加法器par-allel_add模塊實現卷積運算，大大簡化了設計。

可編程乘加器altmult_and可以接收多組數據輸入，各組數據相乘后相加或相減作為結果輸出。而且altmult_add在使用時可以根據需要設置乘法器個數、輸入／輸出數據格式、流水線控制時鐘等參數，同時它還支持輸入數據內部移位功能。

使用可編程多路并行加法器parallel_add模塊時，用戶可以自由設計輸入數據位寬，累加數據個數，定義累加輸入數據類型，模塊最終自動生成適當位寬的數據輸出。而且使用parallel_add模塊做加法運算時，可以通過指定時鐘延時以實現流水線設計，從而改善電路的性能，提高整個系統的工作頻率。

圖6為實現梯度計算而定制的altmult_add0模塊，該乘加器包含3個乘法器，1個加法器而且為了改善電路的性能和提高系統的工作頻率，在該模塊中使用了寄存器。同時由于該模塊使用了數據的內部移位功能，當某行的圖像數據從dataa_0［7：0］依次輸入時，經過3個時鐘周期后，相鄰的3個數據分別與固定的模板系數datab_0，datab_1，datab_2相乘，并將結果送給加法器完成加法運算。當采用三個這樣類似的altmult_add模塊并聯時，便可實現卷積運算，而當卷積模板采用Sobel算子時，就可以獲得像素點的水平梯度和垂直梯度。

在獲得Gx和Gy后，還要通過公式才可以計算出對應像素點的梯度值。設計中可以使用QuartusⅡ提供的lpm_abs宏功能模塊完成絕對值的計算。

圖7為3×3圖像區域，圖8是基于altmult_add模塊、parallel_add模塊和lpm_abs模塊構建的梯度計算模塊對進行Sobel算子處理的QuartusⅡ仿真結果。由于采用了流水線設計，在第7個時鐘的上升沿從Gx端，Gy端分別輸出有效的x方向和y方向梯度值，并在第9個時鐘的上升沿從Gf端輸出圖7的中心像素點的梯度，這個仿真結果與利用公式計算出的梯度值完全相同。

3 仿真結果

為了更加直觀地驗證該系統的邊緣檢測效果，在系統功能驗證時采用Matlab和Modelsim進行混合仿真，仿真結果如圖9所示。圖9（a）為一幅256×256的原始圖像，圖9（b）為設定門限T為125的Matlab程序對原始圖像的Sobel邊緣檢測結果。圖9（c）為該設計的Sobel邊緣檢測結果。比較圖9（b）和圖9（c），可以看出該設計得到的結果幾乎與Matlab的仿真結果完全一樣，即該設計取得了很好的邊緣檢測效果。

4 結 語

該設計利用QuartusⅡ軟件提供的可編程乘加器altmult_add模塊、可編程多路并行加法器parallel_add模塊和絕對值計算模塊lpm_abs，及使用VerilogHDL設計的門限處理模塊和其他相應的控制模塊，完成基于FPGA的Sobel邊緣檢測的硬件設計。該方法既避免了自己編寫大量程序代碼的繁瑣，又獲得很好的綜合和實現結果。最后通過與Matlab的仿真結果相比較證明了本設計可以有效地實現Sobel邊緣檢測。

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