（文章來源：OFweek）

FPGA的設計流程就是利用EDA開發(fā)軟件和編程工具對FPGA芯片進行開發(fā)的過程。FPGA的開發(fā)流程一般如下圖所示，包括功能定義／器件選型、設計輸入、功能仿真、邏輯綜合、布局布線與實現(xiàn)、編程調試等主要步驟。

1、功能定義／器件選型：在FPGA設計項目開始之前，必須有系統(tǒng)功能的定義和模塊的劃分，另外就是要根據(jù)任務要求，如系統(tǒng)的功能和復雜度，對工作速度和器件本身的資源、成本、以及連線的可布性等方面進行權衡，選擇合適的設計方案和合適的器件類型。

2、 設計輸入：設計輸入指使用硬件描述語言將所設計的系統(tǒng)或電路用代碼表述出來。最常用的硬件描述語言是Verilog HDL。

3、 功能仿真：功能仿真指在邏輯綜合之前對用戶所設計的電路進行邏輯功能驗證。仿真前，需要搭建好測試平臺并準備好測試激勵，仿真結果將會生成報告文件和輸出信號波形，從中便可以觀察各個節(jié)點信號的變化。如果發(fā)現(xiàn)錯誤，則返回設計修改邏輯設計。常用仿真工具有Model Tech公司的ModelSim、Sysnopsys公司的VCS等軟件。

4、 邏輯綜合：所謂綜合就是將較高級抽象層次的描述轉化成較低層次的描述。綜合優(yōu)化根據(jù)目標與要求優(yōu)化所生成的邏輯連接，使層次設計平面化，供FPGA布局布線軟件進行實現(xiàn)。就目前的層次來看，綜合優(yōu)化是指將設計輸入編譯成由與門、或門、非門、RAM、觸發(fā)器等基本邏輯單元組成的邏輯連接網(wǎng)表，而并非真實的門級電路。

真實具體的門級電路需要利用FPGA制造商的布局布線功能，根據(jù)綜合后生成的標準門級結構網(wǎng)表來產(chǎn)生。為了能轉換成標準的門級結構網(wǎng)表，HDL程序的編寫必須符合特定綜合器所要求的風格。常用的綜合工具有Synplicity公司的Synplify／Synplify Pro軟件以及各個FPGA廠家自己推出的綜合開發(fā)工具。

5、布局布線與實現(xiàn)：布局布線可理解為利用實現(xiàn)工具把邏輯映射到目標器件結構的資源中，決定邏輯的最佳布局，選擇邏輯與輸入輸出功能鏈接的布線通道進行連線，并產(chǎn)生相應文件（如配置文件與相關報告）；實現(xiàn)是將綜合生成的邏輯網(wǎng)表配置到具體的FPGA芯片上。由于只有FPGA芯片生產(chǎn)商對芯片結構最為了解，所以布局布線必須選擇芯片開發(fā)商提供的工具。

6、編程調試：設計的最后一步就是編程調試。芯片編程是指產(chǎn)生使用的數(shù)據(jù)文件（位數(shù)據(jù)流文件，Bitstream Generaon），將編程數(shù)據(jù)加載到FPGA芯片中；之后便可進行上板測試。最后將FPGA文件（如．bit文件）從電腦下載到單板上的FPGA芯片中。