問題1：為什么I2C線上需要330 Ω的串阻?

回答：330 Ω的串阻用來提高對I2C射頻(RF)噪聲的抗干擾能力。

串阻配合管腳電容組成了低通濾波器，用來濾除耦合到I2C總線的高頻噪聲。

問題2：I2C總線上的上拉電阻范圍是多少？

回答:?總線電容是走線部分、連接部分、管腳部分的電容的總和。總線電容限制了上拉電阻(Rp)?的最大值，因為I2C規定了上升時間（SDA和SCL信號的上升時間）。

而供電電壓限制了上拉電阻的最小值，因為I2C規定了標準和快速模式下的最小3 mA、超快速模式下的最小20 mA的灌電流。以下列出了最大和最小上拉電阻的計算公式：

Rp(最大)? =?t--r?/ 0.8473?×Cb

Rp(最小)最大))? = (VDD?–?VOL(最大)) / IOL

t--r?–?I2C規范規定的SDA和SCL的上升時間

Cb?–?經過檢測的總線電容

VDD?–?I2C總線供電電壓

IOL?–?I2C規范規定的最小總線灌電流

VOL(最大)?– I2C規范規定的低電平輸出電壓。

問題3：3.3 V供電時I2C總線的最大通信速率是多少? 我能夠在3.3 V供電時使I2C運行在400 kHz的速率嗎?

回答：I2C的時鐘參數選項指定I2C接口運行所需的時鐘速率。三個時鐘速度可以選擇：50 kHz?標準100 kHz?標準400 kHz?快速

I2C的400 kHz速率，只有在內部主時鐘(IMO)或者說系統時鐘(SysClk)為24 MHz時可以正常使用。

I2C的最高通信速率和電壓設置無關，和SysClk有關。

所以，如果SysClk在全局資源中設置為了24 MHz，您可以將I2C運行在400 kHz的最大速率。I2C的用戶模塊的時鐘速率選項假設了SysClk為24 MHz。

如果SysClk在全局資源中設置為慢速內部時鐘(SLIMO，6 MHz SysClk)，用戶模塊中的I2C速率設置數值也會成倍降低。

比如，如果SysClk是6 MHz，I2C時鐘速率選項則為12.5 kHz，24 kHz和100 kHz。SysClk從中央處理器單元（CPU）時鐘分出來。

問題4: I2C時鐘是怎樣影響I2C從機的時鐘延展寬度的？

回答：時鐘延展是一種I2C從機在每次數據傳輸過程時，從第9個時鐘起，即從應答（ACK）信號發出的時鐘起，將SCL電平拉低的現象。

時鐘被拉低的時間取決于CPU處理中斷的時間，因此改時間取決于CPU速率而不是I2C時鐘速率。

問題5:?時鐘延展的最長時間是多少？

回答:?時鐘延展是一種I2C從機在每次數據傳輸過程時，從第9個時鐘起，即從應答（ACK）信號發出的時鐘起，將SCL電平拉低的現象。

當PSoC配置為I2C從機時，收到一組I2C數據后，會立即拉低SCL電平。伴隨該事件會產生一個中斷，在該中斷中，CPU會準備寫入ACK/NAK到I2C的控制寄存器中，以釋放時鐘線。

時鐘延展的最長時間可以根據以下公式計算得到：

假設：程序中已使能的中斷數量為N（包括I2C中斷）

時鐘延展時間?= (25 Cycles?×?N)?×?CPU_CLK + (N個中斷處理時間之和)

注意：一個中斷的處理時間可以通過該中斷中CPU時鐘運行的周期數乘以CPU時鐘計算得到。

問題 6: PSoC對I2C通信時的SCL和SDA的上升和下降時間是怎樣規定的？

回答:?下表列出了在超快速、快速和標準模式的速率運行時，SCL和SDA的上升及下降時間規范。

審核編輯：黃飛

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