1.5 I2C讀流程

　　讀寄存器的標準流程為：

　　1. Master發送I2C addr（7bit）和w操作1（1bit），等待ACK

　　2. Slave發送ACK

　　3. Master發送reg addr（8bit），等待ACK

　　4. Slave發送ACK

　　5. Master發起START

　　6. Master發送I2C addr（7bit）和r操作1（1bit），等待ACK

　　7. Slave發送ACK

　　8. Slave發送data（8bit），即寄存器里的值

　　9. Master發送ACK

　　10. 第8步和第9步可以重復多次，即順序讀多個寄存器

　　2. PowerPC的I2C實現

　　Mpc8560的CCSR中控制I2C的寄存器共有6個。

　　2.1 I2CADR 地址寄存器

　　CPU也可以是I2C的Slave，CPU的I2C地址有 I2CADR指定

　　2.2 I2CFDR 頻率設置寄存器

　　The serial bit clock frequency of SCL is equal to the CCB clock divided by the divider.

　　用來設置I2C總線頻率

　　2.3 I2CCR 控制寄存器

　　MEN： Module Enable. 置1時，I2C模塊使能

　　MIEN：Module Interrupt Enable. 置1時，I2C中斷使能。

　　MSTA：Master/slave mode. 1 Master mode，0 Slave mode.

　　當1-》0時，CPU發起STOP信號

　　當0-》1時，CPU發起START信號

　　MTX：Transmit/receive mode select.0 Receive mode，1 Transmit mode

　　TXAK：Transfer acknowledge. 置1時，CPU在9th clock發送ACK拉低SDA

　　RSTA：Repeat START. 置1時，CPU發送REPEAT START

　　BCST：置1，CPU接收廣播信息（信息的slave addr為7個0）

　　I2C總線規范

　　對于面向8位的數字控制應用譬如那些要求用微控制器的要建立一些設計標準

　　? 一個完整的系統通常由至少一個微控制器和其他外圍器件例如存儲器和I/O擴展器組成

　　? 系統中不同器件的連接成本必須最小

　　? 執行控制功能的系統不要求高速的數據傳輸

　　? 總的效益由選擇的器件和互連總線結構的種類決定

　　產生一個滿足這些標準的系統需要一個串行的總線結構。盡管串行總線沒有并行總線的數據吞吐能力但它們只要很少的配線和IC連接管腳，然而，總線不僅僅是互連的線還包含系統通訊的所有格式和過程串行總線的器件間通訊。必須有某種形式的協議避免所有混亂數據丟失和妨礙信息的可能性快速器件必須可以和慢速器件通訊系統必須不能基于所連接的器件。否則不可能進行修改或改進應當設計一個過程決定哪些器件何時可以控制總線。而且如果有不同時鐘速度的器件連接到總線必須定義總線的時鐘源所有這些標準都在I2C總線的規范中。

　　I2C總線的概念

　　I2C總線支持任何IC生產過程（NMOS、CMOS、雙極性）兩線。――串行數據SDA和串行時鐘SCL線在連接到總線的器件間傳遞信息，每個器件都有一個唯一的地址識別無論是微控制器LCD驅動器存儲器或鍵盤接口。而且都可以作為一個發送器或接收器，由器件的功能決定很明顯LCD驅動器只是一個接收器而存儲器則既可以接收又可以發送數據。除了發送器和接收器外器件在執行數據傳輸時也可以被看作是主機或從機（見表1）。主機是初始化總線的數據傳輸并產生允許傳輸的時鐘信號的器件。此時，任何被尋址的器件都被認為是從機

　　表1 I2C總線術語的定義