您編寫的代碼是不是雖然在仿真器中表現正常，但是在現場卻斷斷續續出錯？要不然就是有可能在您使用更高版本的工具鏈進行編譯時，它開始出錯。您檢查自己的測試平臺，并確認測試已經做到100%的完全覆蓋，而且所有測試均未出現任何差錯，但是問題仍然頑疾難除。

雖然設計人員極其重視編碼和仿真，但是他們對芯片在FGPA中的內部操作卻知之甚少，這是情有可原的。因此，不正確的邏輯綜合和時序問題（而非邏輯錯誤）成為大多數邏輯故障的根源。

但是，只要設計人員措施得當，就能輕松編寫出能夠創建可預測、可靠邏輯的FPGA代碼。

在FPGA設計過程中，需要在編譯階段進行邏輯綜合與相關時序收斂。而包括I/O單元結構、異步邏輯和時序約束等眾多方面，都會對編譯進程產生巨大影響，致使其每一輪都會在工具鏈中產生不同的結果。為了更好、更快地完成時序收斂，我們來進一步探討如何消除這些差異。

I/O 單元結構

所有FPGA都具有可實現高度定制的I/O引腳。定制會影響到時序、驅動強度、終端以及許多其它方面。如果您未
明確定義I/O單元結構，則您的工具鏈往往會采用您預期或者不希望采用的默認結構。如下VHDL代碼的目的是采用“sda: inout std_logic;”聲明創建一個稱為 sda 的雙向I/O緩沖器。

tri_state_proc : PROCESS (sys_clk)
BEGIN
if rising_edge(sys_clk) then
if (enable_in = '1') then
sda <= data_in;
else
data_out <= sda;
sda <= 'Z';
end if;
end if;
END PROCESS tri_state_proc;

當綜合工具發現這組代碼時，其中缺乏如何實施雙向緩沖器的明確指示。因此，工具會做出最合理的猜測。

實現上述任務的一種方法是， 在FPGA的I/O環上采用雙向緩沖器（事實上，這是一種理想的實施方式）。另一種選擇是采用三態輸出緩沖器和輸入緩沖器，二者都在查詢表 (LUT) 邏輯中實施。最后一種可行方法是，在I/O環上采用三態輸出緩沖器，同時在LUT中采用輸入緩沖器，這是大多數綜合器選用的方法。

這三種方法都可以生成有效邏輯，但是后兩種實施方式會在I/O引腳與LUT之間傳輸信號時產生更長的路由延遲。此外，它們還需要附加的時序約束，以確保時序收斂。FPGA編輯器清晰表明：在圖1中，我們的雙向I/O有一部分散布在I/O緩沖器之外。

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圖 1 - FPGA編輯器視圖顯示了部分雙向I/O散布在I/O緩沖器之外教訓是切記不要讓綜合工具猜測如何實施代碼的關鍵部分。即使綜合后的邏輯碰巧達到您的預期，在綜合工具進入新版本時情況也有可能發生改變。

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應當明確定義您的I/O邏輯和所有關鍵邏輯。以下VHDL代碼顯示了如何采用Xilinx? IOBUF原語對I/O緩沖器進行隱含定義。另外需要注意的是，采用相似方式明確定義緩沖器的所有電氣特性。

sda_buff: IOBUF
g e n e r i c m a p ( I O S TANDARD =>
"LVCMOS25",
IFD_DELAY_VALUE => "0", DRIVE =>
12,
SLEW => "SLOW")
port map(o=> data_out, io=> sda,
i=> data_in, t=> enable_in);

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圖 2 - 用一個VHDL代碼轉換明確定義I/O邏輯和關鍵邏輯，我們已完全在I/O緩沖器內部實施了雙向I/O在圖2中，FPGA編輯器明確顯示，我們已完全在I/O緩沖器內部實施了雙向I/O。

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異步邏輯的劣勢異步代碼會產生難以約束、仿真及調試的邏輯。異步邏輯往往產生間歇性錯誤，而且這些錯誤幾乎無法重現。另外，無法生成用于檢測異步邏輯所導致的錯誤的測試平臺。

雖然異步邏輯看起來可能容易檢測，但是，事實上它經常不經檢測；因此，設計人員必須小心異步邏輯在設計中隱藏的許多方面。所有鐘控邏輯都需要一個最短建立與保持時間，而且這一點同樣適用于觸發器的復位輸入。以下代碼采用異步復位。在此無法為了滿足觸發器的建立與保持時間需求而應用時序約束。

data_proc : PROCESS (sys_clk,reset)
BEGIN
if (reset = '1') then
data_in <= '0';
elsif rising_edge(sys_clk) then
data_in <= serial_in;
end if;
END PROCESS data_proc;

下列代碼采用同步復位。但是，大多數系統的復位信號都可能是按鍵開關，或是與系統時鐘無關的其它信號源。盡管復位信號大部分情況是靜態的，而且長期處于斷言或解除斷言狀態，不過其水平仍然會有所變化。相當于系統時鐘上升沿，復位解除斷言可以違反觸發器的建立時間要求，而對此無法約束。

data_proc : PROCESS (sys_clk)
BEGIN
if rising_edge(sys_clk) then
if (reset = '1') then
data_in <= '0';
else
data_in <= serial_in;
end if;
end if;
END PROCESS data_proc;

只要我們明白無法直接將異步信號饋送到我們的同步邏輯中，就很容易解決這個問題。以下代碼創建一個稱sys_reset 的新復位信號，其已經與我們的系統時鐘sys_clk同步化。在異步邏輯采樣時會產生亞穩定性問題。我們可以采用與階梯的前幾級進行了‘與’運算的梯形采樣降低此問題的發生幾率。

data_proc : PROCESS (sys_clk)
BEGIN
if rising_edge(sys_clk) then
reset_1 <= reset;
reset_2 <= reset_1 and reset;
sys_reset <= reset_2 and reset_1
and reset;
end if;
if rising_edge(sys_clk) then
if (sys_reset = '1') then
data_in <= '0';
else
data_in <= serial_in;
end if;
end if;
END PROCESS data_proc;

至此，假定您已經慎重實現了所有邏輯的同步化。不過，如果您不小心，則您的邏輯很容易與系統時鐘脫節。切勿讓您的工具鏈使用系統時鐘所用的本地布線資源。那樣做的話您就無法約束自己的邏輯。切記要明確定義所有的重要邏輯。

以下VHDL代碼采用賽靈思 BUFG原語強制sys_clk進入驅動低延遲網絡(low-skew net) 的專用高扇出緩沖器。

gclk1: BUFG port map (I => sys_clk,O
=> sys_clk_bufg);
data_proc : PROCESS (sys_clk_bufg)
BEGIN
if rising_edge(sys_clk_bufg) then
reset_1 <= reset;
reset_2 <= reset_1 and reset;
sys_reset <= reset_2 and reset_1
and reset;
end if;
if rising_edge(sys_clk_bufg) then
if (sys_reset = '1') then
data_in <= '0';
else
data_in <= serial_in;
end if;
end if;
END PROCESS data_proc;

某些設計采用單個主時鐘的分割版本來處理反序列化數據。以下VHDL代碼（nibble_proc進程）舉例說明了按系統時鐘頻率的四分之一采集的數據。

data_proc : PROCESS (sys_clk_bufg)
BEGIN
if rising_edge(sys_clk_bufg) then
reset_1 <= reset;
reset_2 <= reset_1 and reset;
sys_reset <= reset_2 and reset_1
and reset;
end if;
if rising_edge(sys_clk_bufg) then
if (sys_reset = '1') then
two_bit_counter <= "00";
divide_by_4 <= '0';
nibble_wide_data <= "0000";
else
two_bit_counter
<= two_bit_counter + 1;
divide_by_4 <= two_bit_counter(0) and
two_bit_counter(1);
nibble_wide_data(0)
<= serial_in;
nibble_wide_data(1)
<= nibble_wide_data(0);
nibble_wide_data(2)
<= nibble_wide_data(1);
nibble_wide_data(3)
<= nibble_wide_data(2);
end if;
end if;
END PROCESS data_proc;
nibble_proc : PROCESS (divide_by_4)
BEGIN
if rising_edge(divide_by_4) then
if (sys_reset = '1') then
nibble_data_in <= "0000";
else
nibble_data_in
<= nibble_wide_data;
end if;
end if;
END PROCESS nibble_proc;

看起來好像一切都已經同步化，但是nibble_proc采用乘積項divide_by_4對來自時鐘域sys_clk_bufg的 nibble_wide_data進行采樣。由于路由延遲，divde_by_4與sys_clk_bufg之間并無明確的相位關系。將 divide_by_4轉移到BUFG也于事無補，因為此進程會產生路由延遲。解決方法是將nibble_proc保持在sys_clk_bufg域，并且采用divide_by_4作為限定符，如下所示。

nibble_proc : PROCESS (sys_clk_bufg)
BEGIN
if rising_edge(sys_clk_bufg) then
if (sys_reset = '1') then
nibble_data_in <= "0000";
elsif (divide_by_4 = '1') then
nibble_data_in
<= nibble_wide_data;
end if;
end if;
END PROCESS nibble_proc

時序約束的重要性

如果您希望自己的邏輯正確運行，則必須采用正確的時序約束。如果您已經慎重確保代碼全部同步且注冊了全部I/O，則這些步驟可以顯著簡化時序收斂。在采用上述代碼并且假定系統時鐘為100MHz時，則只需四行代碼就可以輕松完成時序約束文件，如下所示：

NET sys_clk_bufg TNM_NET =
sys_clk_bufg;
TIMESPEC TS_sys_clk_bufg = PERIOD
sys_clk_bufg 10 ns HIGH 50%;
OFFSET = IN 6 ns BEFORE sys_clk;
OFFSET = OUT 6 ns AFTER sys_clk;

請注意：賽靈思FPGA中I/O注冊邏輯的建立與保持時間具有很高的固定性，在一個封裝中切勿有太大更改。但是，我們仍然采用它們，主要用作可確保設計符合其系統參數的驗證步驟。

三步簡單操作

僅需遵循以下三步簡單操作，設計人員即可輕松實施可靠的代碼。

? 切勿讓綜合工具猜測您的預期。采用賽靈思原語對所有 I/O 引腳和關鍵邏輯進行明確定義。確保定義 I/O 引腳的電氣特性；
? 確保邏輯 100% 同步，并且讓所有邏輯參考主時鐘域；
? 應用時序約束確保時序收斂。

只要遵循上述三個步驟，您就能夠消除綜合與時序導致的差異。掃除這兩個主要障礙會讓您獲得具有100%可靠性的代碼。