1 引言

長期以來，外圍設備與主機CPU速度之間的不匹配始終困擾著人們，影響了計算機系統更迅速的發展，成為系統基本I/O的瓶頸問題。隨著計算機處理能力及存儲規模的迅速增長，這個問題表現得更加突出。為此人們采取了各種軟、硬件的方法，不斷地改善著CPU與I/O設備之間的接口性能。

目前，嵌入式系統已經廣泛應用于通信、消費類電子產品等許多領域。然而，在許多應用中，處理器的接口問題依然是制約系統性能的瓶頸。對于給定的設計，設計者面對這些紛繁蕪雜的接口標準選擇的余地并不大。他們一般根據系統所需的成本及功能選擇合適的標準產品，這可能導致接口標準沖突和引起互用性問題；或許設計者可能重新選擇與接口兼容的標準器件，但可能會造成不能滿足功能需要或系統的成本要求等。

在過去幾年里，用于消除IC、電路板和系統之間數據傳輸瓶頸的接口標準層出不窮，為通信系統器件所提供的接口技術種類繁多。在數字系統設計中解決接口和互用性問題顯得尤為重要， FPGA技術的迅速發展使得接口問題有了好的解決方案。例如，現有的高性能接口IP及高速物理I/O的FPGA，可滿足10Gb/s以上數據通道的通信系統的要求；可以用FPGA實現接口不兼容器件間的通信問題。因此本文將提出一種新的基于FPGA 的SPI 接口設計方法。

SPI(Serial Peripheral Interface)串行外設接口總線[1]是一種同步全雙工串行通信接口總線，由于其連線簡單，使用起來非常方便，故得到廣泛應用。在很多新型器件如LCD模塊、FLASH、EEPROM存儲器、數據輸入、輸出設備上都采用了SPI接口。但在實際開發應用中，若主控制器無SPI接口或需要與多個具有SPI接口的外設通信，就要使用主控制器的I/O
口通過軟件來模擬，這就在很大程度上限制了其應用給數據傳輸帶來不便。在FPGA技術迅速發展的時代，解決這個問題最方便的辦法就是集成一個SPI核到芯片上。

這里根據業界通用的SPI總線的標準，設計一種可復用的高速SPI總線。設計過程中很多變量都采用參數形式，具體應用于工程實踐時根據實際需要更改參數即可，充分體現了可復用性。

2 SPI 總線原理

SPI 總線由四根線組成：串行時鐘線(SCK)，主機輸出從機輸入線(MOSI)，主機輸入從機輸出線(MISO)，還有一根是從機選擇線(SS)，它們在與總線相連的各個設備之間傳送信息，其連接方式如圖1。

SPI 總線中所有的數據傳輸由串行時鐘SCK來進行同步，每個時鐘脈沖傳送1 比特數據。SCK 由主機產生，是從機的一個輸入。時鐘的相位(CPHA)與極性(CPOL)可以用來控制數據的傳輸。CPOL=“0”表示SCK 的靜止狀態為低電平，CPOL =“1”則表示SCK 靜止狀態為高電平。時鐘相位(CPHA)可以用來選擇兩種不同的數據傳輸模式。如果CPHA =“0”，數據在信號SS 聲明后的第一個SCK 邊沿有效。而當CPHA=“1”時, 數據在信號SS聲明后的第二個SCK 邊沿才有效。因此，主機與從機中SPI 設備的時鐘相位和極性必須要一致才能進行通信。

SPI 可工作在主模式或從模式下。在主模式下，每一位數據的發送／接收需要1 次時鐘作用；而在從模式下， 每一位數據都是在接收到時鐘信號之后才發送／接收。1個典型的SPI系統包括一個主MCU和1個或幾個從外圍器件。

3 設計原理

本系統用硬件描述語言verilog描述，是可IP復用的通用結構。

3.1 典型應用

SPI 接口的典型應用如圖2所示，微處理器與從設備通過發送指令的方式實現雙向數據傳輸。

3.2 模塊設計

根據SPI 總線的原理，本設計的SPI Master同SPI協議兼容，在主機側的設計相當于wishbone總線[2]規范兼容的slave設備，總體架構可分為以下3個功能模塊[3]：Clock generator、Serial interface、Wishbone interface如圖3所示。

3.2.1 時鐘產生模塊SPI-clgen設計
SPI時鐘分頻模塊中的時鐘信號的來源是外部系統提供的時鐘clk_in，此時鐘的頻率高于SPI總線使用的時鐘頻率，模塊會根據各個不同接口的時鐘分頻因子寄存器，產生相應的時鐘輸出信號clk_out作為串行時鐘。由于SPI沒有應答機制，所以傳輸時對時序的要求就相當嚴格，為了能夠保證時序的可靠性，特別設計了一個無論對于奇分頻還是偶分頻都異常可靠的時鐘生成模塊產生傳輸所需要的串行時鐘。