通過對MCS51單片機總線讀/寫時序的分析，可以在FPGA/CPLD中設(shè)計一個總線接口模塊，實現(xiàn)單片機三總線信號的編碼。由于在總線應(yīng)用時，MCS51單片機的P0口是作為地址/數(shù)據(jù)總線分時復(fù)用的，因此應(yīng)在總線接口模塊中設(shè)計一個三態(tài)緩沖器，實現(xiàn)P0口的三態(tài)接口；又因為MCS51單片機在訪問外部空間時，它的地址為16位，因此借助地址鎖存使能信號ALE在FPGA/CPLD中實現(xiàn)高8位與低8位地址的編碼，組合成16位地址，然后再根據(jù)MCS51單片機的讀/寫信號，實現(xiàn)對FPGA/CPLD的讀寫操作。

2.2　總線接口設(shè)計

通過對MCS51單片機總線讀/寫時序的分析，設(shè)計了圖4所示的接口電路。在FPGA/CPLD中，設(shè)計了兩個模塊：一個是總線接口模塊，負責(zé)單片機與FPGA/CPLD的總線接口邏輯；另一個是寄存器單元及外部接口模塊，運用總線接口模塊來操作此模塊。

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圖4　MCS51單片機與FPGA/CPLD總線接口框圖

圖中整個總線接口邏輯模塊將MCS51單片機的三總線信號編碼成5個信號輸出：16位地址信號addr16、讀使能信號RD_EN、寫使能信號WR_EN、數(shù)據(jù)輸出信號Din及數(shù)據(jù)輸入信號Dout。

在總線接口模塊中，又分為3個小模塊：三態(tài)緩沖模塊、鎖存器模塊及編碼模塊。三態(tài)緩沖模塊實現(xiàn)與單片機P0口接口；鎖存器模塊利用ALE信號鎖存單片機輸出的低8位地址。利用其下降沿將低8位地址鎖存于FPGA/CPLD中的地址鎖存器（address latch）中；當(dāng)ALE將低8位地址通過P0及三態(tài)緩沖器鎖存的同時，高8位地址已穩(wěn)定建立于P2口；通過編碼模塊將高8位與低8位地址組合成16位地址addr16。同時根據(jù)單片機的讀/寫控制信號編碼成RD_EN與WR_EN使能信號。

若需從FPGA/CPLD中讀出數(shù)據(jù)，單片機則通過指令“MOVXA，@DPTR”使RD信號為低電平，使能RD_EN信號，由P0口將圖中地址addr16所指單元的數(shù)據(jù)讀入累加器A；但若將累加器A的數(shù)據(jù)寫進FPGA/CPLD中，單片機則需通過指令“MOVX @DPTR，A”和寫允許信號WR。這時，DPTR中的高8位和低8位數(shù)據(jù)作為高、低8位地址分別向P2和P0口輸出，然后經(jīng)ALE信號下降沿鎖存，產(chǎn)生16位地址addr16。再由WR的低電平使能WR_EN信號，將累加器A的數(shù)據(jù)經(jīng)P0口及三態(tài)緩沖器寫入圖中16位地址addr16所對應(yīng)的單元中。實現(xiàn)單片機對FPGA/CPLD的讀/寫操作。

2.3　接口VHDL實現(xiàn)及仿真

在總線接口設(shè)計中，采用VHDL語言實現(xiàn)其接口邏輯。用VHDL編寫接口程序，往往會很方便，但在編寫時卻要注意讀完數(shù)據(jù)時，要把數(shù)據(jù)總線釋放掉以免造成總線沖突。其源程序如下：
－FPGA/CPLD內(nèi)部寄存器地址定義
libraryIEEE;
useIEEE.STD_LOGIC_1164.all;
PACKAGEInterfaceIS
CONSTANT ADDR_REG1 :STD_LOGIC_VECTOR(15 DOWNTO 0):=X"FFF1";
CONSTANT ADDR_REG2 :STD_LOGIC_VECTOR(15 DOWNTO 0):=X"FFF2";
CONSTANT ADDR_REG3 :STD_LOGIC_VECTOR(15 DOWNTO 0):=X"FFF3";
CONSTANT ADDR_REG4 :STD_LOGIC_VECTOR(15 DOWNTO 0):=X"FFF4";
ENDInterface;
－FPGA/CPLD讀/寫操作
library IEEE;
use IEEE.std_logic_1164.all;
use IEEE.std_logic_arith.all;
use IEEE.std_logic_unsigned.all;
use work.Interface.all;
entity MCS51_FPGA is
port (
P0 : inout STD_LOGIC_VECTOR (7 downto 0);
P2 : inSTD_LOGIC_VECTOR (7 downto 0);
ALE: inSTD_LOGIC;
WR : inSTD_LOGIC;
RD : inSTD_LOGIC;
LED: outSTD_LOGIC_VECTOR (2 downto 0)
);
end MCS51_FPGA;
ArchitectureC51_FPGA_BUS OF MCS51_FPGA IS
－16位地址
signalC51_Addr16 : STD_LOGIC_VECTOR(15 downto 0);
－內(nèi)部寄存器
signal Data: STD_LOGIC_VECTOR (31 downto 0);
－WR/RD 使能
signalWR_EN:STD_LOGIC;
signalRD_EN:STD_LOGIC;
Begin
－地址鎖存
Address_p:process(ALE)
begin
if ALE′event and ALE='0' and ALE'LAST_VALUE='1' then
C51_Addr16<=P2&P0;
end if;
end process;
－WR/RD 使能
WR_EN<= (WR AND RD) OR WR;
RD_EN<= (WR AND RD) ORRD;
－讀FPGA內(nèi)部寄存器
P0 <=
Data(7 downto 0)when C51_Addr16=ADDR_REG1 and RD_EN ='0'ELSE
Data(15 downto 8) when C51_Addr16=ADDR_REG2 and RD_EN ='0'ELSE
Data(23 downto 16)when C51_Addr16=ADDR_REG3 and RD_EN ='0'ELSE
Data(31 downto 24)when C51_Addr16=ADDR_REG4 and RD_EN ='0'ELSE
"ZZZZZZZZ"; 在未讀時釋放總線，實現(xiàn)總線的三態(tài)
－寫FPGA內(nèi)部寄存器
C51_Write_FPGA:process(WR_EN)
begin
IF WR'EVENT and WR'LAST_VALUE='1' and WR_EN ='0' THEN
CASE C51_Addr16 IS
when ADDR_REG1=>Data(7 downto 0)<=P0;
when ADDR_REG2=>Data(15 downto 8)<=P0;
when ADDR_REG3=>Data(23 downto 16)<=P0;
when ADDR_REG4=>Data(31 downto 24)<=P0;
when OTHERS=>NULL;
END CASE;
END IF;
END　process;
－LED控制
LED<=Data(2 downto 0);
END C51_FPGA_BUS;