設計現場可編程閘極數組(FPGA)時，供電序列為重要考慮因素。由于設計需求可能介于三軌至十軌以上，FPGA廠商通常會明定電源序列要求。若遵循建議的電源序列，即可避免啟動時產生過量電源，進而避免裝置受損。系統內共有數種方式可達成供電序列，本文將說明依據系統需求復雜程度高低，能夠采用的各種序列解決方案。
序列解決方案　提高FPGA能效
本文介紹的序列解決方案包括：
1.將PGOOD接腳串接為啟動接腳
2.使用重置芯片排
3.模擬電源恢復/切斷序列器
4.具備電源管理總線(PMBus)接口的數字系統健康監控器

方法一：將PGOOD接腳串接為啟動接腳
若要以基本且符合成本效益的方式排序，可串接某一電源的PG接腳，做為下一次序列供電的啟動接腳(圖1)，達到PG門坎(通常指電源達到九成終值)后，第二電源就會啟動。這項方式成本較低，但無法輕易操控時間，若在EN接腳增加電容，即可在各級之間加上時間差，不過在溫度變化與電源重復循環時，這項方式并不可靠。此外，本方式并不支持電源切斷序列。

圖1　將PGOOD接腳串接為啟動接腳

方法二：使用重置芯片排序
對于電源恢復排序而言，另一項簡易方式為重置芯片與時間差。重置芯片監控門坎限制緊密的電源軌，一旦電源軌距離終值只剩3%以下，重置芯片將進入由解決方案設定的等候期，再啟動下一軌。只要使用EEPROM或外部電容，即可將等候期納入重置芯片編程，一般多信道重置芯片(圖2)，在電源恢復排序時使用重置芯片，能夠監控解決方案。

圖2　以多重輸出重置芯片達到電源恢復排序

由于系統將確定每一軌都保持在穩壓范圍內，才會啟動下一軌，故變電器不須具備PGOOD接腳，不過重置芯片序列解決方案并不適用于電源切斷排序。

方法三：模擬電源恢復/切斷序列器
電源恢復排序通常比電源切斷排序簡單，若要同時達成兩者，可使用簡易模擬序列器(圖3)，翻轉(序列一)或混合(序列二)相對于電源恢復序列的電源切斷序列，電源恢復時，在EN升高之前，所有旗標都會保持低點，EN達標后，隨著內部頻率通過，每一旗標依序進入漏極開路(須提升電阻)。電源切斷序列與電源恢復相同，只是順序相反。

圖3　模擬電源恢復/切斷序列器

．串接多個序列器
序列器串接在一起后，可支持許多電源軌，并且在Enable訊號之間提供固定或可調整的延遲時間，以圖4來說，兩項序列器串接在一起，以建置六條序列軌，電源恢復時，唯有AND閘極接收到EN訊號及啟動C軌后，第二序列器才會啟動；電源切斷時，AND閘極確保不論C輸出情況如何，第二序列器都會見到EN負緣。OR閘極確保第一序列器隨EN正緣啟動，電源切斷時，OR閘極確保在D降下之前，第一序列器都不會見到EN負緣，此舉可達成電源恢復與電源切斷序列，但未提供監控序列。

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圖4　串接多個模擬序列器

．監控電源恢復/切斷排序
只要在圖5的FlagX輸出與PG接腳之間，加入數個AND閘極，即可在圖4的線路中增加監控排序。在本案例中，PS1必須超過終值的90%，PS2才會啟動，如此可達到低成本的監控排序解決方案。

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圖5　在簡易頻率序列器內增加監控排序

方法四：具備PMBus接口的數字系統健康監控器

若系統要求最大彈性，PMBus/I2C兼容的數字系統健康監控器就很適用，以UCD90120A為例，設計人員可自行配置斜升/斜降時間、開關延遲、序列依賴、電流與電壓監控等，滿足最大序列控制需求。
數字系統健康監控器若結合圖像使用接口(GUI)，可搭配其他系統參數，為電源恢復/切斷序列編程(圖6)，有些數字系統健康監控器亦具備非揮發性錯誤與峰值記錄功能，在電源耗弱情況下協助系統故障分析。

圖6　使用UCD 90120A GUI的電源恢復序列范例

賽靈思(Xilinx)等FPGA廠商在產品說明書內，均提供建議或必要電源恢復序列，使用者可自網上取得，各家廠商的序列要求不一，即便是同家廠商，不同FPGA系列產品的要求也各異，產品說明書也會列出斜升及關閉的時間點要求，而建議電源切斷序列則通常與電源恢復序列相反。圖7為電源恢復序列范例。

圖7　FPGA電源邏輯序列范例

多項序列解決方案均可配合FPGA廠商提出的要求，除了電源恢復與電源切斷序列之外，系統要求也可能包括電源監控，不過最理想的FPGA電源解決方案仍取決于系統復雜度與規格。