CPU編程和FPGA編程最大的不同之處是前者是軟件模式，而后者是硬件模式。軟件模式意味著代碼之間是串行模式，代碼之間有嚴(yán)格的執(zhí)行順序（不考慮指令亂序執(zhí)行的影響），而硬件模式則意味這代碼之間是并行模式，每一條語句，經(jīng)過編譯（在硬件領(lǐng)域，編譯被稱為綜合）之后就是一個(gè)真實(shí)的邏輯電路。通過一個(gè)具體的例子可以更準(zhǔn)確觀察到軟件模式和硬件模式的區(qū)別：

對于上面軟件模式的代碼，這兩條語句之間是串行執(zhí)行的（不考慮指令流水），經(jīng)過編譯之后，CPU先執(zhí)行第一條語句，完成a變量的賦值運(yùn)算，然后執(zhí)行第二條語句，執(zhí)行d變量的賦值運(yùn)算。

如果后續(xù)沒有對變量a和d的再次賦值，那么變量將始終保持當(dāng)前的賦值不變。

上面語句是FPGA硬件的賦值語句。和CPU軟件模式的執(zhí)行方式不同，上面語句經(jīng)過綜合后，將形成兩個(gè)邏輯電路，一個(gè)電路的輸入是b和c，輸出是a，而另一個(gè)電路的輸入是e和f，輸出是d。這兩者之間是完全獨(dú)立的，彼此并行而沒有任何的順序關(guān)系。

另外一點(diǎn)和CPU執(zhí)行模式不同的是，只要輸入端b、c或者e、f有任何的變化，那么輸出端a或者d也立即變化，不需要再次的賦值。從硬件角度很容易理解這一點(diǎn)，因?yàn)镕PGA的硬件描述語句被生成為邏輯電路，它是實(shí)實(shí)在在的存在并且一直執(zhí)行，而CPU的指令被執(zhí)行之后，除非被加載到執(zhí)行單元再次執(zhí)行，否則不會自動(dòng)再執(zhí)行。

使用FPGA編程，最大的難點(diǎn)在于將原有的串行思路轉(zhuǎn)變?yōu)椴⑿兴悸?。由于人腦的思維模式更接近串行模式，所以用并行模式實(shí)現(xiàn)算法和功能的時(shí)候，通常困難比串行模式來得大。除此之外，還有如下特性不同：

FPGA硬件具有資源占用率的概念。FPGA編程最終要用邏輯電路實(shí)現(xiàn)，因此復(fù)雜的算法需要耗用更多的邏輯電路，如果使用的邏輯電路超過芯片的資源是無法實(shí)現(xiàn)的。這個(gè)特性和CPU完全不同，CPU的程序存儲在外部存儲中，執(zhí)行時(shí)從外部存儲載入內(nèi)存執(zhí)行。內(nèi)存和外部存儲的容量遠(yuǎn)遠(yuǎn)超過算法需要的存儲量，基本不可能出現(xiàn)資源不夠用的情況。

FPGA通常運(yùn)行的時(shí)鐘頻率遠(yuǎn)小于CPU的時(shí)鐘頻率。對FPGA編程的過程，實(shí)際是將芯片內(nèi)部邏輯電路連接起來實(shí)現(xiàn)算法和功能的過程。從FPGA的結(jié)構(gòu)可以發(fā)現(xiàn)，F(xiàn)PGA是固定排列的門電路陣列，邏輯電路固定的排列方式?jīng)Q定了編程過程有大量的冗余電路沒有利用，走線也不能夠充分的精簡。因此當(dāng)前主流FPGA芯片編程通常運(yùn)行時(shí)鐘頻率為200Mhz～300Mhz，而CPU的運(yùn)行頻率已超過Ghz的關(guān)口，現(xiàn)代主流的X86 CPU的時(shí)鐘頻率甚至超過3Ghz。

1.6 ASIC的架構(gòu)

ASIC和FPGA類似，都是用門電路資源實(shí)現(xiàn)固定的算法，不同之處是FPGA是固定排列的門電路陣列，固定的排列方式?jīng)Q定了編程過程有大量的冗余電路沒有充分利用，造成門電路資源的浪費(fèi)，而ASIC是經(jīng)過專門優(yōu)化之后的門電路布局，相比較FPGA精簡的多。根據(jù)廠商的提供的資料，實(shí)現(xiàn)同等功能FPGA所需的門電路數(shù)目可能比ASIC高10倍。

從使用方式來比較，F(xiàn)PGA可以重復(fù)編程，而ASIC一次編程后無法更改。由于FPGA可重復(fù)編程的靈活性，設(shè)計(jì)ASIC芯片多數(shù)時(shí)候會先用FPGA實(shí)現(xiàn)邏輯功能，然后基于FPGA的結(jié)果進(jìn)行優(yōu)化和整合，得到最終的ASIC芯片需要的電路設(shè)計(jì)。

在真正的實(shí)踐中，并沒有進(jìn)行ASIC的設(shè)計(jì)和實(shí)際的制造，這是因?yàn)锳SIC的設(shè)計(jì)和制造非常昂貴，和合作廠商溝通的結(jié)果大概需要百萬美元的投入。ASIC芯片的昂貴決定了它不可能在小規(guī)模應(yīng)用的場合出現(xiàn)，而必須是大規(guī)模（達(dá)到百萬以上的量級）的應(yīng)用場景才可以分?jǐn)侫SIC的昂貴投入取得經(jīng)濟(jì)上的合理性。這種特性導(dǎo)致一個(gè)有趣的結(jié)果，一種計(jì)算算法初步啟動(dòng)時(shí)常常使用FPGA作為硬件載體，利用FPGA承載算法，隨著規(guī)模擴(kuò)張，就有商業(yè)性的ASIC芯片出現(xiàn)。一旦規(guī)模達(dá)到經(jīng)濟(jì)上的合理，ASIC芯片的成本就遠(yuǎn)小于FPGA的成本并取代FPGA的地位。

一個(gè)事實(shí)就是PCIE SSD的應(yīng)用。早期的PCIE SSD都是使用FPGA作為內(nèi)部算法的硬件載體，而2014年以來隨著PCIE SSD應(yīng)用的規(guī)模化，已經(jīng)有ASIC芯片出現(xiàn)并在一些PCIE SSD的產(chǎn)品中應(yīng)用。后續(xù)ASIC芯片很可能替代FPGA在PCIE SSD的應(yīng)用。

1.7 計(jì)算實(shí)踐和對比

為比較各種芯片的計(jì)算性能，以jpeg格式的圖片進(jìn)行解碼和重新編碼的計(jì)算為例子。下圖展示了jpeg圖像處理的算法過程。

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jpeg圖像的壓縮過程：所有的圖像數(shù)據(jù)首先要進(jìn)行色彩空間的轉(zhuǎn)換，從RGB色彩空間轉(zhuǎn)換為YUV色彩空間。然后將圖像分割為8像素X8像素的圖像塊，對每個(gè)圖像塊進(jìn)行離散余弦變換（DCT），然后對變換后的數(shù)據(jù)量化得到量化值，最后對量化值進(jìn)行墑編碼，得到壓縮后的圖像數(shù)據(jù)。

而jpeg圖像的解碼過程則是編碼過程的逆向過程，首先對壓縮的圖像數(shù)據(jù)進(jìn)行墑解碼，得到量化之后的數(shù)據(jù)，然后執(zhí)行反量化獲得量化之前、離散余弦變換之后的數(shù)據(jù)，最后進(jìn)行反離散余弦變換，獲得原始圖像數(shù)據(jù)。