由于matlab生成的隨機(jī)數(shù)在1~100以內(nèi)，乘積范圍不會超過10000，于是取15bit就能滿足要求。首先驗(yàn)證下結(jié)果的正確性，用C Simulation試一下。結(jié)果如下：

看來結(jié)果是正確的（當(dāng)然也不排除數(shù)位不夠，溢出后的結(jié)果相減也是0，需要你自己決定數(shù)值位寬）綜合一下，結(jié)果如下：

延遲縮短了一半，DSP48E1減少到原來的1/4！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！我和我的小伙伴們都震驚了！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！再看Analysis視圖

可以發(fā)現(xiàn)我們的資源利用率已經(jīng)達(dá)到極致，時序已經(jīng)壓縮到無以復(fù)加，實(shí)現(xiàn)了全并行計算，系統(tǒng)時鐘完全可以達(dá)到100MHz，延遲僅3CLK，約30ns，相比matlab，得到約數(shù)百倍加速（matlab進(jìn)行矩陣——向量相乘時采用浮點(diǎn)計算）。通過本文實(shí)驗(yàn)，可以發(fā)現(xiàn)利用Vivado HLS實(shí)現(xiàn)從最初的C串行實(shí)現(xiàn)到全并行實(shí)現(xiàn)的步步優(yōu)化，總結(jié)一下優(yōu)化步驟：（1）粗優(yōu)化（循環(huán)展開、子函數(shù)內(nèi)聯(lián)）（2）訪存優(yōu)化（塊存儲分散化、多端口存取）（3）精優(yōu)化（數(shù)值位寬優(yōu)化、流水線優(yōu)化）（4）總線化（利用AXI4、AXI-Stream總線接口，降低整體訪存需求）利用HLS可以將原來的C算法快速部署到FPGA上，減少直接進(jìn)行硬件編程的工作量。在很多情況下，優(yōu)化手段可以和CUDA進(jìn)行類比，相互借鑒。CUDA其實(shí)更接近軟件接口，而HLS更接近硬件編程接口，或許今后兩者會在新的層次上融合為統(tǒng)一架構(gòu)語言。來源：卜居的博客