前一陣出差，然后又吹空調受涼休息了一陣子，耽誤了不少時間。現在緩過勁來了，可以繼續寫作了。出差途中數小時路上無聊，就順手打印了XAPP463.pdf,即《Using Block RAM in Spartan-3 Generation FPGAs》，深感FPGA配置的靈活與復雜性。在此把閱讀此應用報告的心得分享一下，歡迎大家交流。

在賽靈思Spartan-3、3E等系列的FPGA中，其邏輯單元CLB中一般含有不同數量的單端口RAM（SRAM）或者雙端口RAM（DRAM），這里的“單”或者“雙”是由我們開發人員定義的。一般情況下這種RAM分布于（distributed）FPGA的陣列結構中，所以被稱為“分布式RAM”，以便區別于FPGA中的塊RAM（block RAM）；它們的詳細區別大家可以看Spartan3系列的用戶手冊（UG331.pdf, Spartan-3 Generation FPGA User Guide），其中對所有模塊及其功能都有最全面的解釋，包括各種復雜的時序分析。分布式RAM在局部設計中可以方便地實現小的數據緩存區、FIFO或者寄存器組等等。接下來我們討論分布式RAM的特征、功能以及如何使用Xilinx的工具來調用分布式RAM。

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通常情況下，分布式RAM是同步寫，異步讀的；然而，在實際使用時，可以根據需求使用與LUT關聯的寄存器來實現同步讀的功能。每一個16×1位的RAM都可以進行級聯以構成更大的RAM，此時需要對邏輯資源進行仔細的優化設計以便盡可能滿足時序要求。這些細節以后會結合我的一個實例進行分析。

Spartan-3 FPGA的CLB支持最高達64位深x1位寬的RAM。同時存在于一個SLICEM slice的兩個LUT可以結合起來構成雙端口的16x1位的RAM——其中的一個LUT帶有讀/寫端口，它可以同時寫入兩個16x1 的LUT RAM，而另一個只有讀端口，一次只能單獨的讀取一塊RAM。。

分布式RAM可以在許多高性能的應用中大顯身手；這些應用一般要求相對較小的嵌入式的RAM模塊，例如FIFO或者寄存器組。我們通常用到的ISE套裝中的CORE Generat一般可以根據Spartan-3的結構特征，自動產生優化的分布式RAM，一般它產生的是帶有同步或者異步FIFO的RAM。