本人屬應(yīng)屆畢業(yè)生，進(jìn)入公司發(fā)現(xiàn)公司用的的fpga幾乎全是xilinx的，幾乎都是是和無(wú)線通信有關(guān)。最近工作較忙，一直沒(méi)抽出時(shí)間好好看看，抱歉，言歸正傳。? 今天晚上抽出時(shí)間仔細(xì)分析了下板子，對(duì)照原理圖，了解了板子每塊芯片的作用，比如CDCE913就為一塊可編程時(shí)鐘合成器，CP2102為USB轉(zhuǎn)串口芯片，DP83848J以太網(wǎng)收發(fā)器，TPS65708為TI的電源管理模塊等等。總體來(lái)看這塊板子功能還是很強(qiáng)大的，但是我覺(jué)得能夠把板子的每個(gè)相應(yīng)的芯片發(fā)揮或者使用的得心應(yīng)手還是需要一定時(shí)間的。
?? 為了更快的對(duì)它有初步的了解，由于打開(kāi)板子的時(shí)候流水燈在運(yùn)行，所以我決定首先寫(xiě)個(gè)簡(jiǎn)單的led流水燈實(shí)驗(yàn)，一般來(lái)說(shuō)開(kāi)發(fā)環(huán)境無(wú)外乎新建工程（注意項(xiàng)目文件名不要用中文，開(kāi)頭不要用數(shù)字），選擇器件，建立源文件（verilog），寫(xiě)程序，檢查語(yǔ)法錯(cuò)誤，仿真，分配引腳，下載，運(yùn)行。
verilog簡(jiǎn)單led程序如下
module STREAM_LED?(??SYSCLK,?RST_B,?LED_DATA?);?input??SYSCLK;??
input??RST_B;??
output?[9:0]?LED_DATA;?//LED data output.
wire??SYSCLK;wire??RST_B;
reg?[9:0]?LED_DATA;
reg?[20:0]?TIME_CNT;?
reg?[9:0]?LED_DATA_N;?
wire?[20:0]?TIME_CNT_N;?
always @(negedge RST_B or negedge SYSCLK)begin? if(!RST_B)??? TIME_CNT <= 21'b0;? else??? TIME_CNT <= TIME_CNT_N;end
assign TIME_CNT_N = TIME_CNT + 21'b1;
always @(negedge RST_B or negedge SYSCLK)begin? if(!RST_B)??? LED_DATA <= 10'b11_1111_1110;? else??? LED_DATA <= LED_DATA_N;end
always @ (*)begin? if((LED_DATA == 10'b01_1111_1111) && (TIME_CNT == 24'h0))??? LED_DATA_N?? = 10'b11_1111_1110;? else if(TIME_CNT == 24'h0)??? LED_DATA_N?? = {LED_DATA[8:0] , 1'h1};? else??? LED_DATA_N?? = LED_DATA;end???
endmodule

?