設計隱喻和工具

　　雖然在體系結構上有各種不同的觀點，但是在設計人員用于表達系統所使用的工具以及隱喻上卻有比較一致的看法。這種一致性的起點是，寄存器傳送級（RTL）作為表達系統的一種方法，已經不夠用了。Tabula總裁兼CTO Steve Teig認為：“當需要對FPGA編程時，RTL用起來很差。而C語言更差。雖然從串行轉向并行執行是非常底層的工作。Haskell等功能語言要好一些，但是，我認為λ-calculus仍然不是最好的抽象表達方式，這是一種大部分功能語言都以其為基礎的算術抽象語言。”

　　Blainey也同意這種看法。他預測，以后將廣泛的采用顯式并發語言，通過庫和編譯器將軟件轉換為FPGA結構。此外，會有很多功能語言編程精英來解決這類問題。Altera的Burich和Xilinx的Bolsens都認為，今后更多的設計會定位于顯式并行命令式語言，例如，OpenCL （圖2）等，他們都宣稱他們的公司正在從事這方面的工作。

　　
圖2. 將OpenCL代碼編譯到FPGA的并行結構中

　　其他演講人描述了完全不同的FPGA設計概念。Shep Siegel是Atomic Rules公司的創始人兼CTO，描述了一種可重用平臺，每一種FPGA實現都包括具有可動態重新定位功能的庫。Siegel認為：“還是需要RTL，但是，同步設計的概念只是一種隱喻。我們將擴展全局異步本地同步的（GALS）概念。而我們所關注的是彈性流水線和延時不敏感設計，我們使用時間戳來維持系統同步。”

　　Maxeler技術公司主席Michael Flynn和斯坦福教授Emeritus表達了相似的觀點。采用高性能計算加速器，Flynn的團隊將算法簡化為數據流圖形。Flynn解釋說：“他們采用Java描述圖形中的節點，建立非常長的流水線，復制到矢量處理陣列中，直到填滿硅片。”

　　Flynn說：“在20年內，所有技術都將是基于陣列的，只是受到軟件的限制。一個最大的難題是必須改變編程模型。軟件開發在過去20年的發展一直沒有處理好并行問題。”

　　Bolsens還介紹了系統軟件面臨的另一難題——在20年內將成為高級程序員的這一代會喜歡什么。我們已經過時了。如果您注意一下一個16年的老程序員，您會發現他們安心于異構的環境——Java、Perl、Python，等等。他們會選擇一種庫、應用程序或者他們能找到的一類代碼。

　　缺少的環節

　　幾名演講人還介紹了目前的技術以及2032未來技術之間一些未能解決的關鍵問題——從系統非常抽象的視圖到器件編程文件等。

　　Bolsens說：“必須通過研究填補軟件和硬件設計之間的空白。”Blainey還介紹了可綜合加速器的問題，他認為這是未來服務器堆疊中動態重新編程難以解決的問題。Flynn列舉數字說明了這一觀點：“今天，我們的布局布線需要運行數十個小時。那么，到2032年，是不是要運行一個月？供應商應該把這些工具置入到云中。”

　　Cheung的概念是通過常數可重新配置功能保持硅片工作，而且還假定了某類動態重新編譯功能，進一步發展了這種觀點。他認為：“我們將看到所有這些東西連接起來，這樣，有足夠的資源來管理重新配置問題。”他的觀點是，每一電子系統中都會有機械智能功能，云不再是服務器的遠程堆疊，而是擴展到互聯設備群中。這種觀點在支持泛在計算之前就有了，但是，Cheung認為處理亞2-nm技術必須要采用這種觀點。

　　總結

　　總之，研討發言人認為并不會出現對摩爾定律尺度發展革命性的偏離。但是，在怎樣處理大量的晶體管上存在爭議，怎樣解決尺度帶來的新問題。我們應該構建越來越專用的異構混合硬件功能模塊和可配置模塊？還是，研究大量邏輯門，提高本地邏輯門速率，開發大規模塊架構，以實現虛擬加速器？或者，需要可重新配置互聯專業知識來保持功能固定芯片不變，從而提高產量，在這一領域繼續發展？

　　我們會怎樣考慮我們正在建立的系統？幾乎可以肯定的是，RTL不會成為主要隱喻。但是，在過去，我們表達系統所使用的語言有一個不好的趨勢，總是按照剛畢業的這些人的喜好進行編程。我們能否構想，在ad-hoc腳本語言中將復雜系統作為任意混合異步任務來實現？軟件為主的團隊是否需要更簡潔的解決方案來設計2032年的系統？ 敬請關注。