以DDFS模塊為基礎(chǔ)，本設(shè)計(jì)實(shí)現(xiàn)了兩組反相的正弦信號(hào)、余弦信號(hào)、三角波信號(hào)、鋸齒波、2-PSK、2-FSK、2-ASK等數(shù)字調(diào)制信號(hào)、掃頻及任意次波形輸出等功能。

　　在本設(shè)計(jì)中，仿真主要通過QuartusII6．0自帶的Simulator Tool來進(jìn)行數(shù)據(jù)仿真。從仿真圖上可驗(yàn)證該設(shè)計(jì)的正確性。同時(shí)，通過Qu-artusII6．0自帶的Signal TapⅡ邏輯分析儀來進(jìn)行邏輯功能的硬件驗(yàn)證。

　　1)基本正弦信號(hào)輸出 在本設(shè)計(jì)中同時(shí)產(chǎn)生兩組信號(hào)，一組為正弦信號(hào)，另一組與之反相。圖2是步進(jìn)長度設(shè)定為(50 000 000)10時(shí)的正弦信號(hào)Signal Tap II采樣圖，其頻率分別為fo=582．076 6 kHz。此時(shí)輸出信號(hào)為可產(chǎn)生的最高頻率。從所獲得的輸出信號(hào)的波形上看，頻率較低時(shí)，曲線穩(wěn)定且光滑；頻率較高時(shí)，波形失真也并不大，可以通過后級(jí)濾波網(wǎng)絡(luò)進(jìn)行波形的進(jìn)一步平滑。且頻率穩(wěn)定度相當(dāng)高。

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圖2 S= (50 000 000)10時(shí)的正弦信號(hào)Signal Tap II采樣圖

　　在外部時(shí)鐘50 MHz的頻率下，可以獲得的最高頻率約為3．125 MHz，最低頻率及頻率步進(jìn)可以低至11．64 MHz。當(dāng)對外部時(shí)鐘信號(hào)倍頻至150 MHz后，最高輸出頻率可以達(dá)到9．375 MHz，最低頻率及頻率步進(jìn)可以低至34．925 MHz。進(jìn)一步提高頻率及模塊性能，能獲得更大頻率范圍的信號(hào)。

　　另外，從圖中可以看出，實(shí)際上地址輸出信號(hào)是一組頻率為正弦信號(hào)頻率兩倍的三角波信號(hào)。可見，在產(chǎn)生正弦信號(hào)輸出的同時(shí)，還可以產(chǎn)生一組2倍頻的三角波輸出信號(hào)，只需取地址位的高12位作為輸出即可。

　　2)2-ASK、2-FSK、2-PSK數(shù)字調(diào)制信號(hào)要產(chǎn)生2-ASK、2-FSK、2-PSK等數(shù)字調(diào)制信號(hào)比較容易。只需將數(shù)字基帶信號(hào)在其傳輸時(shí)鐘信號(hào)的作用下，逐位輸入模塊，用基帶數(shù)字信號(hào)的‘1’和‘0’來選擇不同幅度、頻率或相位的正弦信號(hào)輸出即可。

　　2-ASK信號(hào)：用3．125 MHz的信號(hào)表示數(shù)字信號(hào)的‘1’，用輸出幅度為0表示數(shù)字信號(hào)的‘0’。

　　2-FSK信號(hào)：用3．125 MHz的信號(hào)表示數(shù)字信號(hào)的‘0’，用582．077 kHz的信號(hào)表示數(shù)字信號(hào)的‘1’，如圖3所示。

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圖3 2-FSK信號(hào)字調(diào)制信號(hào)

　　2-PSK信號(hào)：用初始相位為0的正弦信號(hào)的‘1’，用初始相位為180°的信號(hào)表示數(shù)字信號(hào)的‘0’。如圖4所示。

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圖4 2-PSK信號(hào)字調(diào)制信號(hào)

　　3)掃頻功能掃頻功能的實(shí)現(xiàn)是通過改變步進(jìn)來實(shí)現(xiàn)的。每產(chǎn)生一個(gè)周期的正弦信號(hào)以后，將步進(jìn)遞加，為便于觀測，設(shè)計(jì)中設(shè)置S初始值為(50 000 000)10，步進(jìn)遞增幅度為(10000000)10，實(shí)現(xiàn)了掃頻功能，掃頻起始頻率為582．077 kHz。掃頻步進(jìn)約11*15 kHz，掃頻信號(hào)如圖5所示，同時(shí)可以提供各頻率信號(hào)的同步信息。只要改變步進(jìn)初始值及遞增幅度即可完成更寬掃頻范圍及掃頻步進(jìn)更佳的掃頻信號(hào)。事實(shí)上，F(xiàn)M信號(hào)也可以通過對輸出信號(hào)的步進(jìn)的控制來加以實(shí)現(xiàn)。

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圖5 掃頻信號(hào)

　　5 硬件電路的實(shí)現(xiàn)

　　設(shè)計(jì)的最終目的是為了用硬件實(shí)現(xiàn)電路，因此，還要設(shè)計(jì)輸入步進(jìn)設(shè)置及模式選擇的鍵盤模塊、頻率設(shè)置數(shù)據(jù)顯示模塊等VHDL程序模塊；后級(jí)的低通濾波網(wǎng)絡(luò)，功率放大電路等等。完成這些工作，即可完成一個(gè)完整的DDFS信號(hào)源的設(shè)計(jì)與制作。

　　6 結(jié)束語

　　本文的創(chuàng)新點(diǎn)為對DDFS設(shè)計(jì)進(jìn)行優(yōu)化，充分利用Cyclone II系列FPGA的片上資源，產(chǎn)生了最高頻率可達(dá)9．312 5 MHz．最低頻率分量及頻率分辨率低至MHz量級(jí)的正弦信號(hào)。通過進(jìn)一步優(yōu)化DDFS各模塊的性能，如減少相位累加器、數(shù)據(jù)取補(bǔ)碼等模塊的運(yùn)算時(shí)間，進(jìn)一步提高系統(tǒng)工作的最高頻率；進(jìn)一步優(yōu)化后級(jí)濾波網(wǎng)絡(luò)的特性等，就可以獲得性能曲線更平滑，輸出頻率更高，帶負(fù)載能力更強(qiáng)的優(yōu)質(zhì)的信號(hào)源。同時(shí)還可以增加FFT算法模塊，對信號(hào)進(jìn)行頻譜分析等其他功能。