一種采用FPGA/DSP的靈巧干擾平臺設計與實現

引 言

　　目前，通信干擾的手段以信號大功率壓制為主，本質上屬于物理層能量干擾，存在效費比低，且容易暴露自身目標等缺點，而且隨著新的功率控制和信號處理技術的應用，通信大功率壓制干擾手段的應用遇到了瓶頸。大功率壓制干擾手段的局限性對研究一種新的小功率靈巧干擾技術提出了迫切的需求。美國通信干擾專家Richard A．Poisel于2002年首先提出了靈巧干擾(smart jamming)的概念。他指出可以利用接收機在捕獲輸入信號時間和幀同步信息的過程實施攻擊，這可以看作是靈巧干擾技術的雛形。當前靈巧干擾正成為國內外研究的熱點。本文設計的靈巧干擾硬件平臺正是基于這種背景，可以為靈巧干擾技術的發展提供硬件平臺支持。

　　1 靈巧干擾平臺工作原理

　　經過前端射頻選頻濾波和下變頻后，靈巧干擾平臺將獲得所測頻段范圍的中頻信號送入高速信號處理平．臺。高速信號處理平臺由數／模轉換器(ADC)產生數字中頻信號，經數字下變頻器(DDC)后送入數字信號處理器，由數字信號處理器完成信號的搜索截獲、參數估計及識別，軟件化的解調器根據這些處理結果選擇適當的解諷方式和參數完成解調，解調器的輸入來源于經過數字下變頻(DDC)的數字基帶復信號，通過對解調信號的分析，可以進一步識別信號的編碼方式等底層信息。最終生成與偵察信號同等樣式或相關度極大的干擾信號，將能量壓制提升為信息壓制，只要在敵我雙方信息功率上形成一定的信息能量優勢就可以取得很好的干擾效果。

　　平臺功能框圖如圖1所示。

　　其中，輸入通道功能包括：A／D變換、數字下變頻；信號處理功能主要有：信號載頻估計、參數估計、調制識別、解調、編碼識別等；靈巧干擾信號生成單元根據信號處理單元得到的信號參數生成干擾信號；輸出通道與輸入通道對應，將產生的干擾信號變換到相應的中頻發出。

　　2 平臺總體設計

　　2．1 平臺硬件結構設計

　　通信偵察信號分析屬于非合作通信環境下的信號處理，其寬頻帶、多調制方式、多信號的特點要求信號處理平臺中的處理器具有高性能的處理能力外，還應具備較強的通用性、靈活性。隨著大規模可編程器件的發展，采用DSP芯片和可編程邏輯器件相結合的信號處理平臺顯示出其優越性。采用這種結構的信號處理平臺的最大特點是結構靈活，有較強的通用性，適合于模塊化設計，從而能夠提高算法效率；同時開發周期較短，平臺易于維護和擴展，特別適合于實時信號處理。近些年，更多的實時信息處理平臺采用了FPGA+DSP的結構，FPGA和DSP協作發揮各自的長處，低層的預處理算法處理的數據量大，對處理速度要求高，但運算結構相對比較簡單，適合于用FP～GA進行硬件實現，這樣能兼顧速度及靈活性；高層處理算法的特點是處理的數據量較低層算法少，但算法的結構復雜，適合于用運算速度高，尋址方式靈活，通信機制強的DSP 芯片來實現。

　　根據靈巧干擾平臺功能要求，平臺硬件結構如圖2所示。

　　該平臺采用CPCI結構，主要由A／D，D／A轉換及DDC，DUC模塊、DSP信號處理模塊、CPCI總線接口、FPGA高速數字傳輸、存儲器、PCI橋模塊、CPLD模塊等幾部分組成。主要特性如下：

　　(1)單通道14 b分辨率，150 MSPS采樣率的高速帶寬ADC AD9254。

　　(2)寬帶數字正交下變頻DDC芯片AD6636，支持抽取與濾波。

　　(3)單通道14 b分辨率，300 MSPS采樣率的高速寬帶DAC AD9755。

　　(4)寬帶數字正交上下變頻DUC芯片GC5016，支持抽取與濾波。

　　(5)處理器之間(包括兩片TMS320C6713 DSP芯片與一片Xilinx Virtex 4 FPGA芯片)實現了多種靈活的高速實時數據傳輸與交換通道。

　　(6)CPCI總線兼容PCI 2．2 64位／66 MHz，支持Master(DMA)／Target burst模式。

　　FPGA和DSP協同完成信號處理功能，這里重點說明其協同原理(見圖3)。

　　FPGA與DSP主要通過共享EMIF總線上的存儲空間進行數據交換。存儲器包括：共128 MB的SDRAM，512 KB的SBSRAM，8 MB的非易失FLASH，它將大大提高數字信號的傳輸與處理速度。DSP外部總線EMIF各種存儲器及設備資源分配如下：CE0(SDRAM)，CE1 (FLASH)，CE2(SRAM)，CE3(FPGA)。資源分配由FPGA和DSP依靠申請總線決定，因此可以通過重新編程加以修改。對于C671 3來說，EMIF總線為32位，時鐘最高為100 MHz，因此總線的數據吞吐率最高為400 MB／s。為了提高總線效率，設計中FPGA與DSP都可以獨立訪問：EMIF總線上的存儲空間，但不能同時訪問。FPGA作為EMIF總線設備之一，與 SDRAM，SB-SRAM共享數據與地址總線。同時，FPGA也是EMIF總線主設備之一，與DSP共同管理EMIF總線。也就是說，FPGA也可以主動發起訪問SDRAM，SBSRAM。因此，FPGA與DSP共享EMIF總線上所有的存儲空間。在默認狀態下，由DSP管理EMIF總線。FPGA通過使能HOLD控制線向DSP申請總線，DSP在處理完當前任務后，響應請求，以HOLDA控制線使能作為回應，并將自己所有EMIF管腳置為高阻。這時， FP-GA就可以接管EMIF總線，進行相應的操作。FPGA與DSP進行數據交換的另一種方式是通過HPI(主機口)。TM$320C6713的HPI 是一個16 b寬的并行端口。FPGA作為HPI主設備與DSP的HPI相連，掌管著該端口的主控權，通過HPI直接訪問TMS320(26713的存儲空間和外圍設備。

　2．2 平臺軟件設計

　　本設計中，FPGA不僅需要與DSP協同工作，完成對偵察信號的處理，同時負責對整個平臺的控制。信號處理板上與FPGA通訊的接口有：AD／DDC接口、DA／DUC接口、DSP接口、RAM(SRAM／SDRAM)接口及CPCI接口。 FPGA要實現與這些接口的通訊，并協調各接口之間的工作時序，調度各接口之間的數據流向。

　　基于FPGA的控制軟件主要完成以下功能：

　　(1)程序加載

　　程序加載分為FPGA的程序加載和DSP的程序加載。FPGA的程序加載是指通過PCI總線來給FPGA加載程序。其加載路徑為：上位機→PCI總線 →FP-GA。DSP的程序加載是指通過HPI來給DSP加載信號處理程序。其加載路徑為：上位機→PCI總線→FP-GA→HPI口→DSP。

　　(2)ADC(DDC)數據采集與存儲

　　此過程是指FPGA把ADC(DDC)數據采集并保存在外部存儲器(SDRAM或SRAM)中以備FPGA和DSP處理的過程。其數據流路徑為：外部數據源→ADC→DDC(只進行ADC時DDC省略)→FPGA→SDRAM或SRAM。

　　(3)數據的DMA操作

　　DMA用于實現上位機對外部存儲器(SDRAM或SRAM)的數據讀寫功能。DMA讀的數據流路徑是：外部存儲器→FPGA→DMA→上位機→二進制文件。DMA發的數據流路徑是：上位機→DMA→FPGA→SDRAM。

　　(4)配置DDC和DUC

　　此過程是把DDC和DUC配置文件通過FPGA配置到AD6636和GC5016中。其配置路徑為：上位機→PCI總線→FPGA→DDC或DUC。

　　軟件設計采用Verilog硬件描述語言和模塊化設計，結構如圖4所示。

　　圖4中，reg_proc模塊是軟件控制的核心部分。通過定義內部寄存器接收上位機的控制字，給各模塊發出控制信息；pci_infe是FPGA與PCI 總線的接口模塊，實現平臺與上位機的信號交互；FPGA通過HPI口對DSP的程序加載，由hpi_infe模塊實現；adc_infe和DAC infe實現數據的A／D輸入和D／A輸出功能；ddc_config和duc_config完成對DDC及DUC芯片的配置；ram_ctrl模塊實現 FPGA對存儲器的讀寫功能，包括SRAM和SDRAM的子模塊程序。此外，程序還設計了時鐘管理模塊clk_manage，用于產生全局時鐘及復位信號。

　　3 試驗驗證

　　為了驗證平臺能否在程序控制下正確工作，本文編寫了工作于DSP的8 192點FFT驗證程序，實現對輸入信號的FFT變換。

　　試驗中設置DDC為70 MHz混頻，DUC 70 MHz中頻輸出，輸入信號為75 MHz正弦波。在FPGA／DSP程序加載和DDC／DUC配置完成后，首先進行ADC數據采集，把采集得到的數據存儲到SRAM中，DSP與SRAM進行數據交互并在DSP中完成8 192點的FFT運算，計算結果保存于SDRAM中，經DMA方式讀取到上位機硬盤形成二進制文件。同時將混頻后的5 MHz單頻信號從SRAM讀出上變頻到70 MHz輸出。試驗結果如圖5、圖6所示。

　　由圖5可知，DMA輸出的FFT結果顯示處理的下變頻信號為5 MHz，等于預期值；圖6顯示5 MHz單頻信號經上變頻后輸出為70 MHz中頻模擬信號。試驗證明，平臺的軟硬件均能正確工作，實現了設計目的。

　　4 結 語

　　根據靈巧干擾平臺功能要求，設計了基于FPGA／DSP的硬件平臺，采用Verilog HDL及模塊化方法設計了硬件平臺的控制軟件。試驗結果表明，靈巧干擾平臺構成合理，硬件設計、軟件設計可靠，滿足了靈巧干擾平臺的功能要求，為靈巧干擾技術研究提供了硬件平臺支持，該平臺已成功應用于工程項目。