雖然多核處理在個人計算機中的廣泛采用肯定已經(jīng)提升了它們的地位，但這種趨勢背后的真正好處可能并不那么明顯，尤其是對于深度嵌入式應用程序的開發(fā)人員而言。

　　實際上，許多計算密集型設備在某種程度上使用了多處理器架構(gòu)。一段時間以來，移動電話使用多核設備，這些設備本身取代了多個分立處理器。隨著基于一系列架構(gòu)的多核處理器變得廣泛可用，同樣水平的整合也席卷了其他應用領(lǐng)域，例如工業(yè)控制、電信和網(wǎng)絡。現(xiàn)在越來越清楚的是，推動使用多核設備的動力正在推動嵌入式領(lǐng)域多核微控制器的發(fā)展。

　　對更多處理能力的需求是毋庸置疑的，但多核設備的功效有時是這樣的；人們普遍認為，在大多數(shù)應用程序中，多核的好處不會超過四核。

　　在深度嵌入式應用中，這些好處可能更難以識別，尤其是隨著低端和低成本 32 位微控制器的普及。然而，雖然這些設備顯然功能強大，但它們的使用不一定是互補的；創(chuàng)建一個定制的多處理平臺可能很困難。集成設備制造商現(xiàn)在正在介入，創(chuàng)建低水平設計的設備，以提供同質(zhì)和異構(gòu)多核微控制器。

　　統(tǒng)一架構(gòu)

　　在基本層面上，多核設備提供了兩全其美；大多數(shù)微控制器指令集非常擅長控制任務，但不一定擅長數(shù)據(jù)處理。修改該指令集（以及因此底層架構(gòu)）以添加以數(shù)據(jù)為中心的指令已變得更加普遍，并產(chǎn)生了有時稱為統(tǒng)一架構(gòu)的東西，但可能更常見的是數(shù)字信號控制器 （DSC）。

　　DSC 已經(jīng)面世一段時間了，它代表了邁向完整“多核”微控制器的第一步。他們解決的應用通常反映了在微控制器傳統(tǒng)上很強大或正在尋求變得強大的應用中，對“不僅僅是控制”的需求不斷增長。電機控制就是一個例子，但許多 DSC 的目標是更通用的以控制為中心的應用，并集成了一系列外圍設備來支持這一點。

　　一個例子是飛思卡爾的 56F807它基于飛思卡爾的 56800 內(nèi)核，結(jié)合了類似 MCU 的功能和 DSP 的處理能力。該內(nèi)核遵循哈佛架構(gòu)，包括三個能夠并行運行的執(zhí)行單元，每個指令周期最多可進行六個操作。它還保留了“C 友好”格式，從而減少了在匯編程序級別對設備進行編程以實現(xiàn)高效代碼執(zhí)行的必要性。56F807 具有兩個脈沖寬度調(diào)制器，每個都提供三個互補的可編程輸出，飛思卡爾將其描述為特定于應用的功能。

　　Microchip的dsPIC 系列在 DSC 產(chǎn)品領(lǐng)域也很強大。 這還具有哈佛架構(gòu)，具有修改后的指令集和指令預取機制，旨在幫助維持吞吐量和可預測的執(zhí)行，并輔以在單個周期內(nèi)執(zhí)行的大多數(shù)指令。DSP 引擎具有一個 17 x 17 位乘法器、40 位 ALU、兩個 40 位飽和累加器和一個 40 位雙向桶形移位器。

　　圖 1：Microchip 的 dsPIC 具有統(tǒng)一的指令集，可將 DSP 和 MCU 功能結(jié)合在一個器件中。

　　對稱處理

　　微控制器多核路徑的下一個演進步驟是引入了具有相同內(nèi)核的兩個實例的設備，或同質(zhì)多核設備。由于它們共享資源，這些設備的即時好處是兩倍的處理性能，不到兩倍的價格（或系統(tǒng)功率）。

　　更重要的是它提供了對對稱多處理的訪問；通過在兩個核心而不是一個核心上同時運行給定任務的能力。每個相同的內(nèi)核都代表一個“統(tǒng)一”架構(gòu)，因為它通常基于經(jīng)過修改的哈佛架構(gòu)，具有專門設計用于提供 DSP 和 MCU 功能的指令集。

　　對于 Analog Devices 的ADSP -BF561，處理塊具有兩個 Blackfin?核心。它被稱為微信號架構(gòu) （MSA），被描述為一種正交的類似 RISC 的指令集，在單指令集架構(gòu)中提供 SIMD（單指令多數(shù)據(jù)）功能和多媒體功能。每個相同的內(nèi)核都具有兩個 16 位乘法器、兩個 40 位累加器、兩個 40-ALU、四個 8 位視頻 ALU 和一個 40 位移位器，具有獨立的 L1 緩存，但共享 L2 緩存和統(tǒng)一的內(nèi)存架構(gòu)。

　　圖 2：Analog Devices 的 Blackfin 內(nèi)核是其 ADSP-BF561 的核心。

　　多媒體處理是一項要求很高的應用，并且越來越多地在嵌入式層面得到解決，因此出現(xiàn)了 ADSP-BF561 等設備，以及最近飛思卡爾的i.MX6 系列。該系列可擴展設備具有一個通用平臺，支持單核、雙核和四核變體，采用主要兼容引腳和軟件的格式，基于 ARM ? Cortex?-A9 內(nèi)核。內(nèi)核運行頻率高達 1.2 GHz，支持 ARMv7、NEON、VFPv3 和 Trustzone。

　　這些設備被飛思卡爾歸類為應用處理器，主要針對汽車（信息娛樂）和消費（智能設備）市場，但已迅速被 SBC（單板計算機）供應商采用，作為更成熟的 x86 架構(gòu)的替代品，這要歸功于它們的低功耗和高性能憑據(jù)，以及運行包括 Linux 在內(nèi)的一系列操作系統(tǒng)的能力。它們從單核到四核的可擴展性使其成為 SBC 供應商的理想選擇，因為它們能夠使用通用平臺提供一系列性能點。

　　圖 3：飛思卡爾的 i.MX6 系列應用處理器從單核設備擴展到四核設備。

　　非對稱處理

　　雖然始終需要原始處理能力，但處理更多且通常不同的數(shù)據(jù)的需求也在增加。這催生了一類更新的多核微控制器，它將兩個或更多具有特定但不同功能優(yōu)勢的內(nèi)核結(jié)合在一起。這些設備通常被稱為異構(gòu)多核設備，并且通常具有兩個具有非常不同配置文件的內(nèi)核。

　　傳統(tǒng)形式的非對稱多核處理來自NXP 的 LPC43xx 系列。 它被描述為非對稱 DSC，具有 ARM 的 Cortex-M4 和 Cortex-M0，它們使用處理器間通信協(xié)議進行通信。這允許 -M4 專注于數(shù)字信號處理任務，而 -M0 滿足應用程序的控制方面。該概念允許將更簡單的任務卸載到較小的核心上，從而最大化更強大核心的處理帶寬，以進行計算密集型數(shù)字運算，這實際上是一般協(xié)同處理，特別是非對稱處理的核心。

　　為允許處理器進行通信而實現(xiàn)的協(xié)議使用共享 SRAM 作為郵箱，其中一個處理器為另一個處理器引發(fā)中斷以“檢查”郵箱，當接收處理器引發(fā)中斷作為響應時，該郵箱得到確認。除了傳統(tǒng)的模擬和數(shù)字通用 I/O 之外，LPC43xx 還具有狀態(tài)可配置的定時器子系統(tǒng)，而生產(chǎn)的每個設備也都有唯一的標識符。

　　大規(guī)模并行

　　雖然飛思卡爾的 i.MX6 系列（目前）擴展到四核設備，但下一步是沿著這條曲線進一步向大規(guī)模并行架構(gòu)發(fā)展。在處理世界中，這并不少見。許多網(wǎng)絡處理器在對稱處理架構(gòu)中具有相同內(nèi)核的多個實例化。然而，在嵌入式領(lǐng)域，大規(guī)模并行微控制器并不常見，在許多工程師看來，可能仍然沒有必要。

　　但是，它們有一個使用案例，特別是在工業(yè)自動化和機器人等分布式實時應用中。在這個領(lǐng)域，純粹的處理能力無法始終克服系統(tǒng)級限制，例如通信骨干網(wǎng)的速度或需要硬實時做出反應。

　　在這些情況下，在應用點部署低成本但功能強大的微控制器是有意義的，因此它們能夠更好地連接傳感器和執(zhí)行器，而不會延遲將大量數(shù)據(jù)傳回中央處理器。

　　這描述了初創(chuàng)公司XMOS ?最近開發(fā)的架構(gòu)的關(guān)鍵應用領(lǐng)域，該架構(gòu)以大規(guī)模并行格式實現(xiàn)了大量相對簡單的 MCU。xCORE _多核架構(gòu)意味著它能夠同時運行多個實時任務，因為它保持完全確定的時序，這是 XMOS 方法的一個關(guān)鍵優(yōu)勢。它通過組合具有共享資源但單獨的寄存器文件的多個邏輯內(nèi)核來實現(xiàn)這一點。每個邏輯核心都獲得了由 xTIME 時序和同步技術(shù)控制的有保證的處理能力；正是這項技術(shù)賦予了 xCORE 獨特的可預測性和實時響應能力。

　　邏輯核心排列在塊中，每個塊具有多達八個邏輯核心。然后這些瓦片在給定設備中以倍數(shù)排列，這意味著有 1、2 或 4 個瓦片可提供 4、6、8、10、12、16 和 32 個邏輯處理器內(nèi)核的設備。這種方法的一個主要特點是它可以返回的低延遲；XMOS 表示，雖然其他 MCU 報告的響應時間為數(shù)十毫秒，但 xCORE 設備的響應時間是在 10 ns 的分辨率下測量的。這種嵌入式性能的另一個特點是它的靈活性。xCORE 設備不是“硬連線”外設，而是在軟件中實現(xiàn)外設。這些軟件定義的外圍設備是使用 I/O 端口、邏輯處理器和 SRAM 的組合構(gòu)建的，大多數(shù)外圍設備只適合一個邏輯處理器。

　　結(jié)論

　　雖然已經(jīng)很多，但多核 MCU 的可用性將會增加；ARM 的“big.LITTLE”技術(shù)以鎖步格式將其兩個 Cortex-A 類內(nèi)核匹配在一起，這允許應用軟件根據(jù)當前的性能需求在任一內(nèi)核上運行，而不會錯過時鐘節(jié)拍。這可以延長大部分時間處于睡眠模式的便攜式設備的電池壽命，而不會在需要時犧牲性能。

　　另一個為什么在單個設備中可以使用多個內(nèi)核的例子是克服嵌入式閃存的速度限制。通過在兩個小型低成本內(nèi)核（例如 Cortex-M0）上以非對稱方式劃分任務，可以在使用低成本嵌入式存儲器的同時訪問內(nèi)核的全部性能。實現(xiàn)嵌入式閃存的成本通常決定了當今 MCU 的成本，因此通過使用以互補方式工作的兩個內(nèi)核，可以有效地消除瓶頸。這種方法的一個例子來自東芝，它最近宣布了其首款基于 Cortex-M0 的多核 MCU。通過使用兩個內(nèi)核，嵌入式閃存的速度限制得到緩解。

　　圖 4：結(jié)合高端和低端處理器可以提供低功耗的性能。

　　隨著現(xiàn)在 32 位 MCU 的量產(chǎn)價格低于 1 美元，很明顯，對這種性能水平的需求已經(jīng)存在，因此，與大多數(shù)應用領(lǐng)域一樣，性能越高越好，特別是如果它帶有很少或不增加系統(tǒng)功率。雖然“免費”性能可能過于令人期待，但與 MCU 中通常存在的許多其他資源相比，嵌入式內(nèi)核現(xiàn)在的物理尺寸更小，所需的功率也更少。預計在不久的將來會出現(xiàn)更多的多核 MCU 似乎是合理的。