在未來的節點上總有一些意想不到的行為，我們對如何處理它們還不是十分清楚。

例如在最先進的節點上變得越來越明顯的是量子效應，導致電子器件和信號行為異常和意想不到的變化。

對于大多數芯片行業來說，量子效應通常是發生在幕后，由代工廠根據數據開發出一套可能大多數公司從未見過的一套設計規則，這就說明了為什么代工廠和設備制造公司是迄今為止唯一受到量子效應直接影響的公司，因為他們一直在調整他們的工藝和產品來把這些影響降到最低。但是隨著設計收縮到7／5nm或更先進的節點，量子效應正在成為一個越來越普遍和重要的問題，最終會影響到在這些節點工作的每一個人。

“由于縮放和相關的要求，一旦某些器件尺寸變得非常小，器件中就會發生量子效應，”IMEC的技術解決方案和支持總監Anda Mocuta說，“例如，作為柵極介電縮放和器件內電場增大的結果，反轉層中的載流子不再位于二氧化硅-硅界面，而是在下面某處，從而增加了有效介電層厚度。這種效應在CMOS技術中已經存在一段時間了，它是一種量子效應。展望未來，由于晶體管尺寸減小，預計會有更多的量子效應發生，這對維持靜電并減少柵極長度是需要的。”

量子效應已被觀察、研究和提出多年了，它不僅僅是在半導體行業內。例如，量子隧穿在α粒子衰變研究中已經被記錄了近一個世紀。但是在芯片世界中，這些量子效應會出現在各種奇怪的行為中，這些行為導致了各種問題橫生。

“量子效應一直存在，” 設在科文特的Lam Research部門計算產品副總裁David Fried說。“在不了解周期晶格和量子效應的情況下，不能真正求解晶體管方程。問題是它多少影響了你對器件的物理和電學行為的理解。如果回到10至15年，在我們擁有高k和金屬柵極之前，我們在柵極的一側具有多晶硅耗盡效應，以及量子限制效應，其中載流子溝道不是位于晶體管的界面處。由于晶體管溝道中的階躍函數密度，它會稍遠一點。離界面遠一點的是量子效應，在130/90／65 nm時，它成為反轉電容行為的可測量δ。我們進行了研究和學習，并把它建成我們的器件預測模型。然而我們都喜歡高K金屬柵，金屬柵消除了多晶硅的耗盡。我們在溝道得到了更好的場耦合，并在技術上開始采用一些措施來減少這些量子效應。”

圖1：多晶硅耗盡層上的金屬柵改進和相關的電容及驅動電流改進?

在7 / 5nm以及更先進節點的范圍內，在與量子效應相關的列表中又增添了一組新的令人擔憂的數據。

“你可以看到導線邊緣粗糙度的增加和變化，這給我們帶來了我們不希望看到的開路或短路現象，”格芯的首席技術館Gary Patton說。“這意味著你要盡可能地優化接地規則，以使EUV的量產能夠做到最大化。”

關于內存和其方向

閃存是芯片制造商開始體驗量子效應的第一個地方。從幾年前開始，NAND存儲公司就報告了數據在內存中移動和流出有意外的違規行為。

“這就是閃存移動到垂直NAND的主要原因之一。”VLSI研究的首席執行官G. Dan Hutcheson說。“問題是你不一定會得到你想要得到的東西。系統被設計成在一個隨機的世界中工作，但當你進入量子世界，卻不是按照你應該認為的那樣方式工作，而且沒有足夠的電子數量來測量到底出了什么問題。”

有一些正在進行中的研究，試圖盡量減少通過薄層材料的電子隧穿。一種這樣的方法叫自旋晶格，它可以局部化或“包含”雜散電子。自旋轉移扭矩（STT）MRAM使用的是電流而不是磁性來改變電子的自旋。

“多年來隧道的問題在于它太慢，又太難實施。” Hutcheson說。“量子效應研究的另一個方向是如何使材料保持足夠的一致性，這樣就不會產生這些問題。這也是一些大型設備公司一直在專注的。”

圖2： 超薄勢壘隧穿的電子波函數示意圖

柵隧穿是引入高介電常數柵材料的一個關鍵原因。對于期望的等效氧化物厚度，它們增加的物理厚度減少了隧穿。但在高級節點是不可能的，因為柵極氧化層會與其他特征尺寸一起縮放。