用RC振蕩方式，并將IOSI口接一個電阻到IO口上。通過切換IO口的電平來切換頻率，方法如下：

　　功耗，在電池供電的儀器儀表中是一個重要的考慮因素。PIC16C××系列單片機本身的功耗較低(在5V，4MHz振蕩頻率時工作電流小于2mA)。為進一步降低功耗，在保證滿足工作要求的前提下，可采用降低工作頻率的方法，工作頻率的下降可大大降低功耗(如PIC16C××在3V，32kHz下工作，其電流可減小到15μA)，但較低的工作頻率可能導致部分子程序(如數學計算)需占用較多的時間。在這種情況下，當單片機的振蕩方式采用RC電路形式時，可以采用中途提高工作頻率的辦法來解決。體做法是在閑置的一個I/O腳(如RB1)和OSC1管腳之間跨接一電阻(R1)，如圖1所示。低速狀態置RB1=0。需進行快速運算時先置RB1=1，由于充電時，電容電壓上升得快，工作頻率增高，運算時間減少，運算結束又置RB1=0，進入低速、低功耗狀態。工作頻率的變化量依R1的阻值而定(注意R1不能選得太小，以防振蕩電路不起振，一般選取大于5kΩ)。

　　改用C8051Fxxx，20MHz 僅僅10mA，若降到1MHz，可以做到1~2mA;

　　或是干脆采用MSP430，一般<1mA，稍稍采取措施，馬上可以接近零功耗!

　　大家不要以為更換CPU是很難的事情，我們僅僅用2周就更換成功CPU先天不足，51低功耗沒前途的msp430，m16等有很多低功耗單片機，功能強，又是精簡指令，全天uA級工作成本也是關鍵，不一定非要低功耗器件。我覺得要很好的利用單片機的中斷和休眠功能，單片機盡可能的處于休眠等待狀態，同時注意空閑IO口的狀態，輸出的最好置低，輸入的要視外圍電路而定，不用的腳要處理好，不是簡單不接就可以的

　　另外，外圍電路可以做分區域的電源開關，不用時，關閉電源，并將與其相連的單片機的IO口置低，減少信號線饋電。不知說的對不對。

　　剛開始做電池產品時，只有8031 ，考慮用PSEN什么的控制外部RAM，休眠方式，但是還是在十毫安級。 現在好了，有許多型號單片機本身就是低功耗，為了減少體積，還要追求更低。

　　1.系統設計，好的系統設計是降低功耗的關鍵。 減少外圍器件，降低晶體頻率。可以采用帶lcd，ad，實時時鐘功能的單片機，即降低成本，又減少了故障率，可謂一舉兩得.HOLTEL，PHILIPS，PIC 都有此類單片機。 低的主頻也可以降低功耗，如ZILOG的單片機可以程序控制對主頻的分頻，在不忙時把頻率降低，需要時在提高。 HOLTEK的可以采用雙頻率工作，高主頻可以關閉，32768可以提供內部精確計時，還可以激活休眠的單片機工作。

　　2.降低系統電壓，可以降低功耗。

　　3.合理處理不用的IO口，最好設為輸入態。對外圍電路也要考慮，如光耦，盡量使其導通態<斷開態。驅動三極管的狀態。還有就是上拉，下拉電阻值，太小也會造成漏電。

　　Mega8的一個特點是帶有內部的RC振蕩器，別小看他，他與晶振的不同之處在于他的起振時間很短，只要幾uS，而晶振一般要幾十mS，所以低功耗設計時一定要用，430的宣傳不是也講起動時間6uS嗎，那一樣是指的RC振蕩開始工作的時間。我得設計靜態電流50uA，實際只是LCD模塊的電流，單片機平時處在掉電的狀態。每隔1S倍液晶模塊喚醒一次，作一次顯示的刷新工作，耗時約4mS，正常工作時如果有脈沖來的話，就作一些運算，脈沖頻率50Hz，每次運算不過200uS，這樣下來，正極的功耗大大降低，加上一些外圍電路，平均在100uA以下。

　　低功耗設計

　　現象一：我們這系統是220V供電，就不用在乎功耗問題了

　　點評：低功耗設計并不僅僅是為了省電，更多的好處在于降低了電源模塊及散熱系統的成本、由于電流的減小也減少了電磁輻射和熱噪聲的干擾。隨著設備溫度的降低，器件壽命則相應延長(半導體器件的工作溫度每提高10度，壽命則縮短一半)

　　現象二：這些總線信號都用電阻拉一下，感覺放心些

　　點評：信號需要上下拉的原因很多，但也不是個個都要拉。上下拉電阻拉一個單純的輸入信號，電流也就幾十微安以下，但拉一個被驅動了的信號，其電流將達毫安級，現在的系統常常是地址數據各32位，可能還有244/245隔離后的總線及其它信號，都上拉的話，幾瓦的功耗就耗在這些電阻上了(不要用8毛錢一度電的觀念來對待這幾瓦的功耗)。

　　現象三：CPU和FPGA的這些不用的I/O口怎么處理呢?先讓它空著吧，以后再說

　　點評：不用的I/O口如果懸空的話，受外界的一點點干擾就可能成為反復振蕩的輸入信號了，而MOS器件的功耗基本取決于門電路的翻轉次數。如果把它上拉的話，每個引腳也會有微安級的電流，所以最好的辦法是設成輸出(當然外面不能接其它有驅動的信號)

　　現象四：這款FPGA還剩這么多門用不完，可盡情發揮吧

　　點評：FGPA的功耗與被使用的觸發器數量及其翻轉次數成正比，所以同一型號的FPGA在不同電路不同時刻的功耗可能相差100倍。盡量減少高速翻轉的觸發器數量是降低FPGA功耗的根本方法。

　　現象五：這些小芯片的功耗都很低，不用考慮

　　點評：對于內部不太復雜的芯片功耗是很難確定的，它主要由引腳上的電流確定，一個ABT16244，沒有負載的話耗電大概不到1毫安，但它的指標是每個腳可驅動60毫安的負載(如匹配幾十歐姆的電阻)，即滿負荷的功耗最大可達60*16=960mA，當然只是電源電流這么大，熱量都落到負載身上了。

　　現象六：存儲器有這么多控制信號，我這塊板子只需要用OE和WE信號就可以了，片選就接地吧，這樣讀操作時數據出來得快多了。

　　點評：大部分存儲器的功耗在片選有效時(不論OE和WE如何)將比片選無效時大100倍以上，所以應盡可能使用CS來控制芯片，并且在滿足其它要求的情況下盡可能縮短片選脈沖的寬度。

　　現象七：這些信號怎么都有過沖啊?只要匹配得好，就可消除了

　　點評：除了少數特定信號外(如100BASE-T、CML)，都是有過沖的，只要不是很大，并不一定都需要匹配，即使匹配也并非要匹配得最好。象TTL的輸出阻抗不到50歐姆，有的甚至20歐姆，如果也用這么大的匹配電阻的話，那電流就非常大了，功耗是無法接受的，另外信號幅度也將小得不能用，再說一般信號在輸出高電平和輸出低電平時的輸出阻抗并不相同，也沒辦法做到完全匹配。所以對TTL、LVDS、422等信號的匹配只要做到過沖可以接受即可。

　　現象八：降低功耗都是硬件人員的事，與軟件沒關系

　　點評：硬件只是搭個舞臺，唱戲的卻是軟件，總線上幾乎每一個芯片的訪問、每一個信號的翻轉差不多都由軟件控制的，如果軟件能減少外存的訪問次數(多使用寄存器變量、多使用內部CACHE等)、及時響應中斷(中斷往往是低電平有效并帶有上拉電阻)及其它爭對具體單板的特定措施都將對降低功耗作出很大的貢獻。