在傳統(tǒng)的大規(guī)模ASIC和SoC設(shè)計(jì)中，芯片的物理空間大致可分為用于新的定制邏輯、用于可復(fù)用邏輯（第三方IP或傳統(tǒng)的內(nèi)部IP）和用于嵌入式存儲(chǔ)三部分。

當(dāng)各廠商為芯片產(chǎn)品的市場(chǎng)差異化（用于802.11n的無線DSP+RF、藍(lán)牙和其他新興無線標(biāo)準(zhǔn)）而繼續(xù)開發(fā)各自獨(dú)有的自定義模塊，第三方IP（USB核、以太網(wǎng)核以及CPU/微控制器核）占用的芯片空間幾乎一成未變時(shí)，嵌入式存儲(chǔ)器所占比例卻顯著上升（參見圖1）。

圖1：當(dāng)前的ASIC和SoC設(shè)計(jì)中，嵌入式存儲(chǔ)器在總可用芯片空間中所占比例逐漸升高。

Semico Research 2013年發(fā)布的數(shù)據(jù)顯示，大多數(shù)SoC和ASIC設(shè)計(jì)中，各式嵌入式存儲(chǔ)器占用的芯片空間已超過50%.此外，許多大規(guī)模SoC嵌入式存儲(chǔ)器的使用目的和主要性能也各不相同，如圖2所示。

圖2：多核SoC的各種嵌入式存儲(chǔ)器IP.

由于可以根據(jù)設(shè)計(jì)目的，通過采用正確的SoC存儲(chǔ)器類型來優(yōu)化設(shè)計(jì)，因此，對(duì)于設(shè)計(jì)師來說，利用各種存儲(chǔ)器IP具有非常重要的意義。設(shè)計(jì)師可通過恰當(dāng)分配各種存儲(chǔ)器IP所占比例，實(shí)現(xiàn)速度、功耗、空間（密度）以及非易失性等各種性能參數(shù)的優(yōu)化。

嵌入式存儲(chǔ)器的主要設(shè)計(jì)標(biāo)準(zhǔn)

各種應(yīng)用設(shè)計(jì)中，最佳存儲(chǔ)器IP的確定主要基于以下5個(gè)驅(qū)動(dòng)因素，如圖3所示：

1功率

2速度

3可靠性/良率

4密度

5成本

圖3：確定存儲(chǔ)器IP的主要因素。

通過對(duì)上述各性能決定要素進(jìn)行權(quán)衡，可得到最優(yōu)解決方案。許多情況下，存儲(chǔ)器編譯器可根據(jù)輸入存儲(chǔ)器設(shè)計(jì)生成流程中的各種驅(qū)動(dòng)因素，自動(dòng)生成性能經(jīng)過優(yōu)化的特定存儲(chǔ)器IP.同樣重要的是，存儲(chǔ)器IP的支持性結(jié)構(gòu)應(yīng)適用可靠的驗(yàn)證方法，且生成的IP良率最高。最后，為實(shí)現(xiàn)產(chǎn)量與質(zhì)量的最優(yōu)化，存儲(chǔ)器編譯器還應(yīng)直接生成GDSII，無需人工干預(yù)或調(diào)整。其他要素還包括良好的設(shè)計(jì)余量控制、對(duì)自動(dòng)測(cè)試圖形向量生成和內(nèi)建自測(cè)試（BIST）的支持。此外，最好具備通過BIST的單步執(zhí)行進(jìn)行硅片調(diào)試的功能。

功率

強(qiáng)大的編譯器加之先進(jìn)的電路設(shè)計(jì)，可極大地降低動(dòng)態(tài)功耗（CV2f），并可通過利用多芯片組、先進(jìn)的計(jì)時(shí)方法、偏置方法、晶體管Leff特征控制以及多重供應(yīng)電壓（VT）優(yōu)化等技術(shù)最大限度地降低泄露功率。設(shè)計(jì)師可綜合運(yùn)用這些存儲(chǔ)器技術(shù)，通過電壓和頻率的調(diào)整以及多電源域的利用，得到最理想的結(jié)果。

速度

為獲得一流的存儲(chǔ)器性能，先進(jìn)設(shè)計(jì)技術(shù)的充分利用至關(guān)重要。設(shè)計(jì)師可利用存儲(chǔ)器編譯器對(duì)速度（比如存取時(shí)間或循環(huán)時(shí)間）、空間、動(dòng)態(tài)功耗以及靜態(tài)功耗（泄露功率）等因素進(jìn)行權(quán)衡，得到所需要的最優(yōu)組合。在通過多種VT技術(shù)、多芯片組以及多種存儲(chǔ)單元等的綜合選用，改進(jìn)存儲(chǔ)器塊的同時(shí)，輔以節(jié)能設(shè)計(jì)技術(shù)，同樣可以獲得較高速度。

可靠性與良率

晶體管體積和能耗的大幅下降，雖然使噪聲容限明顯減小，但也對(duì)極深亞微米芯片的可靠性帶來了影響。因此，為提高良率，改善運(yùn)行的可靠性，需采用ECC和冗余技術(shù)。

由于現(xiàn)在SoC的位元數(shù)已十分龐大，因此，嵌入式存儲(chǔ)器便成為了決定SoC良率的最重要因素。在提高存儲(chǔ)器良率方面，由于可減少批量生產(chǎn)時(shí)間，控制測(cè)試與修復(fù)成本，因此專有測(cè)試與修復(fù)資源具有重要作用。采用一次可編程存儲(chǔ)技術(shù)制造的存儲(chǔ)器IP，在芯片制造完成后，發(fā)生存儲(chǔ)信息失效時(shí)，其內(nèi)置自修復(fù)功能便可對(duì)存儲(chǔ)器陣列進(jìn)行修復(fù)。理想情況下，為在生產(chǎn)測(cè)試過程中，快速進(jìn)行修復(fù)編程，存儲(chǔ)器編譯器的修復(fù)功能需與硅片測(cè)試工具緊密集成。

對(duì)于設(shè)計(jì)師來說極其重要的是，可根據(jù)需要選擇由晶圓代工企業(yè)制造位單元，或者進(jìn)行自我設(shè)計(jì)。需進(jìn)行定制設(shè)計(jì)時(shí)，與理解定制設(shè)計(jì)且可為各流程節(jié)點(diǎn)提供硅片數(shù)據(jù)的嵌入式存儲(chǔ)器供應(yīng)商進(jìn)行合作，具有極大的幫助作用。有了先進(jìn)的設(shè)計(jì)技術(shù)，即使不需要額外的掩膜和流程修正，亦可最大限度地提高良率和可靠性。

密度

在存儲(chǔ)器IP的選擇上一個(gè)重要的考慮因素是，能否為各流程節(jié)點(diǎn)選擇不同的存儲(chǔ)器密度。先進(jìn)的存儲(chǔ)器編譯器允許設(shè)計(jì)師在密度與速度之間進(jìn)行權(quán)衡，比如，是選擇高密度（HD）位單元還是選擇高電流位單元。

設(shè)計(jì)師還可借助靈活的列多路復(fù)用等功能，通過控制存儲(chǔ)器占用形狀（可變寬度、可變高度，或正方形），優(yōu)化SoC布局規(guī)劃，進(jìn)而最大限度地減小存儲(chǔ)器對(duì)芯片整體大小的影響。部分存儲(chǔ)器編譯器還支持sub-words（位和字節(jié)可寫）、功率網(wǎng)格生成等功能，可最大限度地優(yōu)化功率輸出。此外，靈活的端口分配（一個(gè)端口用于讀或?qū)懀诙€(gè)端口用于讀和寫）亦可節(jié)省SRAM、CAM和寄存器文件的占用空間。

兩種嵌入式存儲(chǔ)器IP架構(gòu)的密度關(guān)系如圖4所示。與6晶體管（6T）位單元相比，位容量一定時(shí)，單晶體管（1T）位單元最多可減少50%的芯片空間。在設(shè)計(jì)中，對(duì)速度要求較低而密度要求較高時(shí)，1T式架構(gòu)是較為理想的選擇。由于可采用批量CMOS流程，省卻了額外的掩膜環(huán)節(jié)，因而有益于成本壓縮。在高速應(yīng)用方面，設(shè)計(jì)師可采用6T甚至8T位單元來滿足其速度要求。

圖4：存儲(chǔ)器密度與不同嵌入式存儲(chǔ)器IP架構(gòu)的比例關(guān)系。

成本

對(duì)于SoC/ASIC來說，為最大限度壓縮成本，與次優(yōu)IP（常稱為“免費(fèi)IP”）相比，設(shè)計(jì)師更愿選擇“節(jié)省空間”的IP參數(shù)。盡管有許多存儲(chǔ)器IP參數(shù)可供設(shè)計(jì)師免費(fèi)選用，但在產(chǎn)品的整體收益性上，卻并不總是存在經(jīng)濟(jì)性最好的解決方案。在很多情況下，與“免費(fèi)”存儲(chǔ)器IP相比，通過改善獲批的嵌入式存儲(chǔ)器IP的密度與性能來壓縮制造成本，其效果更為顯著。

在產(chǎn)品的整個(gè)壽命過程中，存儲(chǔ)器體積的優(yōu)化對(duì)量產(chǎn)成本的影響如表1所示。本表中，存儲(chǔ)器IP所占用的芯片空間以百分比表示。可通過芯片成本、量產(chǎn)效率以及產(chǎn)品壽命，計(jì)算高密度存儲(chǔ)器的成本壓縮效果。節(jié)省的IP空間根據(jù)圖4得出。從圖中可以看出，1T和6T存儲(chǔ)器的密度增量比值約為2：1.

表1：高密度IP與成本節(jié)約。

嵌入式存儲(chǔ)器IP選用指南

為讓您對(duì)存儲(chǔ)器設(shè)計(jì)中的可選要素有一個(gè)了解，現(xiàn)將帶有部分最先進(jìn)功能的收費(fèi)嵌入式存儲(chǔ)器類型總結(jié)如下。

單端口（6T）和雙端口（8T）SRAM IP：

由于這類存儲(chǔ)器架構(gòu)大多適用于主流CMOS制造流程，無需額外的流程環(huán)節(jié)，因此基于傳統(tǒng)6T存儲(chǔ)單元的靜態(tài)RAM存儲(chǔ)器塊已成為ASIC/SoC制造中的主流。6T存儲(chǔ)單元采用了經(jīng)過實(shí)踐檢驗(yàn)的由晶圓代工廠生產(chǎn)的可用于高速度、低功耗設(shè)計(jì)的6T/8T位單元，是大規(guī)模程序或數(shù)據(jù)存儲(chǔ)器塊的理想器件。6T存儲(chǔ)單元可用于存儲(chǔ)能力從幾位到幾兆位的存儲(chǔ)陣列。

根據(jù)設(shè)計(jì)師是采用針對(duì)高性能還是針對(duì)低功耗優(yōu)化的CMOS流程，采用此種結(jié)構(gòu)的存儲(chǔ)陣列，經(jīng)過設(shè)計(jì)，可滿足多種不同的性能需求。經(jīng)高性能CMOS流程制造的SRAM塊，在功耗得到降低的同時(shí)，在40nm和28nm等高級(jí)流程節(jié)點(diǎn)的存取時(shí)間可降低到1ns以下。隨著流程節(jié)點(diǎn)的推進(jìn)，外形尺寸的縮小，采用傳統(tǒng)6T存儲(chǔ)單元構(gòu)建的靜態(tài)RAM，其單元尺寸將更小，存取用時(shí)也更短。

SRAM存儲(chǔ)單元的靜態(tài)特性使其可保留最小數(shù)目的支持電路，只需要對(duì)地址進(jìn)行解碼，并向解碼器、傳感和計(jì)時(shí)電路的設(shè)計(jì)提供信號(hào)即可。

單端口（6T）和雙端口（8T）寄存器文件IP：

對(duì)于快速處理器緩存和較小的存儲(chǔ)器緩沖（最高約每個(gè)宏塊72Kbit）來說，這類寄存器文件存儲(chǔ)器IP是個(gè)不錯(cuò)的選擇。寄存器同時(shí)具備占用空間最小、性能最快等特點(diǎn)。

單層可編程ROM IP：

這種結(jié)構(gòu)功耗和速度均相對(duì)較低，特別適用于空間有限的微碼的存儲(chǔ)，固定數(shù)據(jù)的存儲(chǔ)，或體積穩(wěn)步遞增的應(yīng)用程序的存儲(chǔ)。這類IP可支持多芯片組和不同長(zhǎng)寬比，既縮小了芯片體積，又獲得了最佳速度。為加快設(shè)計(jì)周期，部分IP還提供了用以驅(qū)動(dòng)存儲(chǔ)器編譯器的編程腳本語言。

內(nèi)容尋址存儲(chǔ)器IP：

由于速度更快，能耗更低，且與用于執(zhí)行大量搜索任務(wù)的應(yīng)用程序的算法途徑相比，占用芯片空間更小，因此這類IP大多作為TCAM（三進(jìn)制）或BCAM（二進(jìn)制）IP，用于搜索引擎類應(yīng)用程序。通常情況下，搜索可在單個(gè)時(shí)鐘周期內(nèi)完成。TCAM和BCAM通常用于包轉(zhuǎn)發(fā)、以太網(wǎng)地址過濾、路由查詢、固件搜索、主機(jī)ID搜索、存儲(chǔ)器去耦合、目錄壓縮、包分類以及多路高速緩存控制器等。

單晶體管SRAM：

這種結(jié)構(gòu)雖然速度有所下降，但密度極高，可用于180 nm，160 nm，152 nm，130 nm，110 nm，90 nm以及65 nm流程。尤其適用于需要大量片上存儲(chǔ)空間——大多大于256Kbit，但不需要極高的存取速度的ASIC/SoC程序，以及空間有限且存儲(chǔ)器塊存在泄露電流的設(shè)計(jì)。本結(jié)構(gòu)可生成與SRAM工作原理相似的存儲(chǔ)器陣列，但其基礎(chǔ)為單晶體管/單電容（1T）存儲(chǔ)單元（如動(dòng)態(tài)RAM所用）。

由于采用了6T存儲(chǔ)陣列，因此在相同的芯片空間上，單晶體管SRAM陣列的存儲(chǔ)能力更強(qiáng)，但需要在系統(tǒng)控制器和邏輯層面，了解存儲(chǔ)器的動(dòng)態(tài)特性，并在刷新控制的提供上發(fā)揮積極作用。在某些情況下，為使其看起來像簡(jiǎn)單易用的SRAM陣列，也可能對(duì)DRAM及其自身控制器進(jìn)行集成。通過高密度1T宏塊與某些提供刷新信號(hào)的支持邏輯的整合，可使存儲(chǔ)單元的動(dòng)態(tài)特性透明化，設(shè)計(jì)師可在實(shí)施ASIC和SoC解決方案時(shí)，將存儲(chǔ)器塊作為靜態(tài)RAM對(duì)待。

作為可獲得許可IP，1T SRAM可從晶圓代工廠獲得。但是，由于某些此類IP需要額外掩膜層（除標(biāo)準(zhǔn)CMOS層外），增加了晶圓成本，因而限制了晶圓代工廠的可選制造空間。為使額外的晶圓加工成本物有所值，芯片上采用的總DRAM陣列大小，通常必須大于50%的芯片空間。大部分可用DRAM宏均為硬宏單元，大小、長(zhǎng)寬比以及接口的可選空間有限。

有一種單晶體管SRAM的特殊變體，采用了可通過標(biāo)準(zhǔn)批量CMOS流程制造的架構(gòu)，因此，它既無需修改掩膜，也無需額外的流程步驟。此類IP宏塊具有更高的成本效益（流程成本可節(jié)省15-20%），并且可在任何工廠進(jìn)行加工，也可出于成本或生產(chǎn)能力等原因，改換加工工廠。這種解決方案提供了多種尺寸、長(zhǎng)寬比和接口，可逐一指定相應(yīng)的存儲(chǔ)器編譯器。對(duì)于系統(tǒng)的其余部分來說，生成的存儲(chǔ)器塊接口看起來就像靜態(tài)RAM，但其密度（位/單元空間）是基于6T存儲(chǔ)單元的存儲(chǔ)器陣列的2倍（經(jīng)過對(duì)作為空間計(jì)算一部分的全部支持電路的平均）。對(duì)于大型存儲(chǔ)器陣列來說，支持電路所需全部空間所占百分比較小，存儲(chǔ)器塊的空間利用率也更高。

存儲(chǔ)器編譯器工具：

嵌入式存儲(chǔ)器編譯器的職責(zé)是，針對(duì)特定存儲(chǔ)器應(yīng)用程序的確切需求，量身定做基本的IP存儲(chǔ)器宏單元。若適用范圍足夠廣，編譯器可允許設(shè)計(jì)師選擇最優(yōu)架構(gòu)，自動(dòng)生成存儲(chǔ)器陣列，并精確確定優(yōu)化程序所需的速度、密度、功率、成本、可靠性以及大小等因素。通過編譯器的自動(dòng)化操作，可降低非經(jīng)常性工程成本，并可減少手動(dòng)陣列優(yōu)化相關(guān)的潛在錯(cuò)誤。編譯器不但可使客戶的內(nèi)核大小、接口以及長(zhǎng)寬比均達(dá)到最理想數(shù)值，而且還可幫助他們最大限度地縮短上市時(shí)間。作為編譯流程的一部分，編譯器還可向設(shè)計(jì)師提供存儲(chǔ)器陣列的電氣、物理、仿真（Verilog）、BIST/DFT模型以及綜合視圖。

表2：嵌入式存儲(chǔ)器IP的商業(yè)案例。

結(jié)論

為新的ASIC/SOC選擇最優(yōu)嵌入式存儲(chǔ)器IP是設(shè)計(jì)決策的關(guān)鍵。設(shè)計(jì)師應(yīng)了解適用于其特定應(yīng)用程序的最佳存儲(chǔ)器特性的所有關(guān)鍵參數(shù)，其尋求的存儲(chǔ)器IP應(yīng)具有足夠的適應(yīng)性，可滿足目標(biāo)SoC的各種需求。盡管有現(xiàn)成的免費(fèi)存儲(chǔ)器IP可供使用，但與可為特定應(yīng)用程序提供更好特性的收費(fèi)IP相比，它并不能總是提供最佳解決方案。

經(jīng)過充分調(diào)試的存儲(chǔ)器IP具有體積小、泄露功率低、動(dòng)態(tài)能耗低、速度快等特點(diǎn)，可使設(shè)計(jì)師的解決方案進(jìn)一步優(yōu)化，不但可在產(chǎn)品的整個(gè)壽命周期內(nèi)，帶來上百萬美元的結(jié)余，而且也使其芯片在競(jìng)爭(zhēng)激烈的ASIC/SOC市場(chǎng)上，得到更好的差異化。