嵌入式存儲器設計方法

　　要制定出每個設計人員都必須遵循的設計指南，首先要開發出一套設計標準，該標準包括最優門比率、扇出數目、最大晶體管寬度以及預布線阻抗和電容的經驗法則。在高密度、高速存儲器的設計過程中，要采用先進的電路技術、抗串擾技術及噪聲容限設計標準。串擾標準規定了鄰近信號的布線規則，其它噪聲容限標準則規定靜態噪聲容限和鎖存電路的可寫性規則。

　　芯片的多種宏設計要求與電路標準保持一致。時鐘發生器和寄存器的標準尤為重要，它們是整個CPU輸入設置和保持時間維持一致的前提。為了使時鐘偏差最小，設計人員需要密切控制占空比和扇出數目以及所有時鐘發生器的上升和下降時間。

　　另外，我們采用可測性設計（DFT）方法，如掃描和全頻內建自檢（BIST）方法來設計每個存儲器。毫無無疑，BIST技術比采用測試儀器測試要復雜得多，后者要將嵌入式存儲器的I/O信號復用到測試總線上，并通過布線連接到芯片的I/O端口以便測試儀器進行測試。但是，BIST方法的優點在于與測試儀器無關，并可全頻測試存儲器。利用BIST復雜的測試功能，可以用標記將故障與特定的例程或一個實際的I/O或一個存儲單元隔離。該特性可實現冗余處理和詳細的故障分析。BIST還具備測試存儲器功能和確定宏或存儲器最大工作頻率的能力，但通常無法計算宏的存取時間。

　　DFT方法雖然增加不到2%的開銷，但對存儲器的驗證來說，其作用非常重要。采用這些技術及定制嵌入式ATE（自動測試設備）電路，我們已經制作了一些測試芯片來驗證存儲器設計過程中采用的復雜設計技術（圖2）。

　　圖2 驗證存儲器設計

　　現在，要驅動500MHz的外部I/O引腳很不實際，我們設計了專用嵌入式ATE電路來俘獲并評估嵌入式宏的實際存取時間。通過建立片上測試器，可確保采用低成本的數字測試器來驅動及評測芯片。

　　時序和功能驗證

　　對高性能半導體芯片，精確的時序模型至關重要。為了提取嵌入式存儲器中關鍵路徑的特征并進行仿真，要采用了Avant！公司的Hspice軟件。從仿真運行時間來看，仿真整個宏的LPE網表是不切實際的，為此要采用集總和加載技術（見圖3）。

　　圖3 采用集總和加載技術

　　集總和加載方法是通用技術，面臨分布式載荷造成的模型不精確的問題，并受到由阻容（RC）網絡引起的傳輸線效應的影響。RC網絡不僅包含阻容元件，還包含要對柵極、源極和漏極電容精確建模的晶體管。為了獲得精確時序，要建立驗證關鍵路徑中所有元件與實際宏的LPE網表之間匹配程度的工具。對我們感興趣的節點，要比較關鍵路徑和LPE網表之間的引線、柵極、源極、漏極、耦合電容和電阻。當這些參數不匹配時，就必須修正負載模型。

　　Hspice可以仿真溫度、P-T-V曲線并對每個角作出測量說明和繪圖分析，從而便于查找不正確的電路行為，例如分析信號偏移率變差的程度、由串擾引起的信號尖峰、不期望的脈沖重疊程度、傳輸延遲變壞的程度、時鐘電路的建立和保持時間變壞的程度等。

　　我們通常利用Verilog或VHDL模型來仿真整個SoC并對其建模。為了確保精確度，每個嵌入式存儲器都有一個與之對應的Verilog模型，這樣才能確保電路的功能與HDL模型匹配。對每個存儲器，要建立全面的測試平臺來測試所有的地址組合、控制和測試模式（即掃描和BIST），然后，我們將測試矢量及其相關的預測數據應用到每個宏的所有LPE網表。

　　如上所述，可以證明用Hspice仿真大型網表和大型測試向量集（通常有數千個向量）是不切實際的。為了彌合Hspice和Verilog之間的差距，要采用Synopsys公司的Timemill測試工具， 該工具可將邏輯等價性測試和電路的電性能驗證結合起來，它可將向量驅動的全部存儲器的LPE網表作為輸入置于Verilog環境中進行仿真，其優點在于能檢測電路網表和Verilog模型之間功能上的差異，并具有良好時序精度，從而發現時序缺陷。Timemill測試工具不是故障仿真器，但是測試向量能夠涵蓋99%以上的待測節點。我們在與Hspice仿真相同的P-T-V曲線下運行了Timemill測試。此外，還檢測了未驅動的節點、最低和最高工作頻率及P-T-V曲線的極端情形。