武漢郵電科學研究院???? 劉愛珊?

　　在頻率合成（FS, Frequency Synthesis）領域中，常用的頻率合成技術有模擬鎖相環、數字鎖相環、小數分頻鎖相環（fractional-N PLL Synthesis）等，直接數字合成(Direct Digital Synthesis－DDS)是近年來新的FS技術。單片集成的DDS產品是一種可代替鎖相環的快速頻率合成器件。DDS是產生高精度、快速變換頻率、輸出波形失真小的優先選用技術。DDS以穩定度高的參考時鐘為參考源，通過精密的相位累加器和數字信號處理，通過高速D/A變換器產生所需的數字波形（通常是正弦波形），這個數字波經過一個模擬濾波器后，得到最終的模擬信號波形。如圖１所示，通過高速DAC產生數字正弦數字波形，通過帶通濾波器后得到一個對應的模擬正弦波信號，最后該模擬正弦波與一門限（例如０）進行比較得到方波時鐘信號。

　　DDS系統一個顯著的特點就是在數字處理器的控制下能夠精確而快速地處理頻率和相位。除此之外，DDS的固有特性還包括：相當好的頻率和相位分辨率（頻率的可控范圍達μHz級，相位控制小于0.09°）,能夠進行快速的信號變換（輸出DAC的轉換速率300百萬次/秒）。這些特性使DDS在軍事雷達和通信系統中應用日益廣泛。

　　其實，以前DDS價格昂貴、功耗大（以前的功耗達Watt級）、DAC器件轉換速率不高，應用受到限制，因此只用于高端設備和軍事上。隨著數字技術和半導體工業的發展，DDS芯片能集成包括高速DAC器件在內的部件，其功耗降低到mW級（AD9850在3.3v時功耗為155mW），功能增加了，價格便宜。因此，DDS也獲得廣泛的應用：現代電子器件、通信技術、醫學成像、無線、PCS/PCN系統、雷達、衛星通信。

工作原理

　　下面以AD9850為例來談一談DDS的工作原理。DDS系統的核心是相位累加器，每來一個時鐘脈沖，它的內容就更新一次。在每次更新時，相位增量寄存器的相位增量M就加到相位累加器中的相位累加值上。假設相位增量寄存器的M為00...01，相位累加器的初值為00...00。這時在每個時鐘周期，相位累加器都要加上00...01。如果累加器位寬n是32位，相位累加器就需要232個時鐘周期才能恢復初值（見圖２）。

　　相位累加器的輸出作為正弦查找表的查找地址。查找表中的每個地址代表一個周期的正弦波的一個相位點，每個相位點對應一個量化振幅值。因此，這個查找表相當于一個相位／振幅變換器，它將相位累加器的相位信息映射成數字振幅信息，這個數字振幅值就作為D/A變換器的輸入。

　　例如n=32,? M=1, 這個相應的輸出正弦波頻率等于時鐘頻率除以232。如果M=2，輸出頻率就增加１倍。對于一個n-bit的相位累加器來說，就有2n個可能的相位點，相位增量寄存器中控制字M就是在每個時鐘周期被加到相位累加器上的值。假設時鐘頻率為fc，那么輸出正弦波的頻率就為：

　　　　　　f0 = M*fc / 2n

　　這就是DDS的“tuning? equation”。這個系統的分辨率達fc / 2n ，如果n = 32 ，分辨率比40億分之一還要好，在一個實際應用的DDS系統里，相位累加器的所有輸出位并沒有全部送到查找表，一般只取高K位（AD9850就只取高13到15位），于是既減少了查找表的規模，又不影響系統的頻率分辨率。這個相位輸出給最后的輸出只帶來小到可以接受的相位噪聲。相位噪聲基本上來源于參考時鐘。

　　在DDS系統中，最重要的是對帶寬和頻率純度之間的折中。如果時鐘頻率降低，則Nyquist頻率下降，帶寬減小，同時D/A變換器的分辨率提高，這樣就可以得到更高的頻率純度。所以，對DDS輸出頻率分頻就可以減小帶寬并且提高頻譜純度。模擬信號頻譜純度主要取決于D/A變換器的性能。

　　上述基本DDS系統是相當靈活的。而且擁有高分辨率。它可以通過相位累加器來同時相位連續地改變頻率。然而，實際DDS系統首先要在相位累加器之前加入一個內部緩沖寄存器（即圖中的Data and control input register），通常這個緩存串行輸入相位累積值，按順序字節輸入（Byte-load）相位控制字。由于相位增量寄存器和相位累加器是并行輸入，加了緩存相當于串并轉換，可以減少封裝的管腳數。控制字載入緩存與相位增量寄存器以及相位累加器的并行輸出是同步的，因此不影響DDS的速率。

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DDS比模擬PLL優越的特點

　　輸出分辨率小：只要相位累加器的位寬足夠大，參考時鐘頻率足夠小，則分辨率可以很小：AD9850（參考時鐘頻率fc=125MHz）的相位累加器為32位，分辨率0.03Hz；AD9830(參考時鐘頻率fc=50MHz)的相位累加器為32位，分辨率0.012Hz； AD9852（參考時鐘頻率fc=300MHz）的相位累加器為48位，分辨率1*10-6Hz。相反，模擬鎖相環的合成器的分辨率為1KHz，它缺乏數字信號處理的固有特性。

　　輸出頻率變換時間小：一個模擬鎖相環的頻率變換時間主要是它的反饋環處理時間和壓控振蕩器的響應時間，通常大于1ms。整片DDS合成器的頻率變換時間主要是DDS的數字處理延遲，通常為幾十個ns（AD9850最小43ns）。

　　調頻范圍大：一個負反饋環的帶寬輸出參考頻率決定了模擬鎖相環的穩定的調頻范圍；整片的DDS合成器是不受穩定性的影響的，在整個Nyquist頻率范圍內是可調的。

　　相位噪聲：DDS優于PLL的最大優勢就是它的相位噪聲。由于數字正弦信號的相位與時間成線形關系，整片的DDS輸出的相位噪聲比它的參考時鐘源的相位噪聲小。而模擬鎖相環的相位噪聲是它的參考時鐘的相位噪聲的加倍。

　　體積小、集成度高：整片的DDS封裝成小面積芯片，因而比PLL的占板面積小得多。

　　功耗小：整片的DDS的功耗比早期的離散型DDS要小，例如AD9850在3.3V功耗為155mW，以100MHz為參考時鐘，產生一個40MHz的信號。這可以與離散型模擬鎖相環相抗衡。

　　設計方便：整片DDS包括了信號D/A變換器，在系統設計時易于實現，而且現在的DDS不再需要專門的射頻設計，簡單的數字控制減少了硬件的復雜性。

　　但是DDS頻率合成目前還存在工作頻率高端受限，主要是受DAC器件速率限制，雜波電平高（較好的有-70dBc），作為時鐘發生器時邊緣抖動大等缺點。

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DDS在BITS中的應用

　　通信樓綜合定時系統（BITS—the Building Integrated Timing System）設備是同步網中提供時鐘同步信號的關鍵設備。烽火公司的BITS設備Clockstar 可以通過配置不同的振蕩源，如銫原子振蕩器、銣原子振蕩器、高穩定的晶體振蕩器，提供不同質量等級的定時信號，即一級（PRC）、二級、三級的定時源。

　　Clockstar由GPS/GLONASS接收機、基準盤、輸入盤、合成盤、時鐘分配盤以及測量盤組成。其中合成盤的主要任務是產生同步時鐘，它以輸入盤輸出的秒脈沖為參考，以基準盤提供的10MHz信號作為時鐘，同時測量時鐘頻率和兩秒脈沖的相位，再根據測量值修正DDS的相位增量（控制字），消除輸出頻率的漂移，為分配盤和測量盤提供一個頻率穩定的2048kHz的時鐘信號。該盤傳統的跟蹤參考源的的功能由DDS完成。這里的DDS采用AD公司的AD9852，其相位累加器位寬是48bit，D/A變換器輸出位寬是12位，分辨率達１*10-6Hz；它以基準盤輸出的10MHz信號倍頻后的200MHz作為參考時鐘，產生一個高分辨率、低雜散的正弦波信號。

　　輸入盤通過“擇優錄用”原則從GPS/GLONASS定時信號、銫原子鐘以及其他BITS或SEC傳來的定時源中選擇一個作為參考源。輸入盤的參考源分頻出一個秒脈沖，與基準盤送來的10M信號分頻出來的秒脈沖進行比相，得到一個相位差，由CPU根據一定的算法不斷修正相位增量，再將此相位增量送到DDS。對DDS而言，該相位增量就是控制字。DDS以此控制字產生一個穩定的頻率，從而消除輸出頻率的漂移。假如合成盤采用傳統的鎖相環，則穩定度小，頻率牽引范圍窄。DDS可以保持與基準盤一樣的精度（10-10），頻率牽引范圍寬，從而穩定地精確地跟蹤輸入盤的參考定時信號。

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結束語

　　DDS作為頻率合成技術倍受青睞，但是也存在一些問題。隨著數字技術的發展，相信DDS會有更為出色的表現。BITS使用DDS代替傳統的鎖相環，頻率準確度、頻率穩定度、牽引范圍、漂移產生、漂移轉移、相位瞬變等性能指標均符合G.812節點從鐘的要求，并有余量。因此，用DDS技術產生的定時信號是滿足同步要求的。