上節(jié)說(shuō)到pyverilog有很多示例腳本，本節(jié)開(kāi)始逐個(gè)分析。

1?示例腳本下載及說(shuō)明

可以在github下載，這里提供百度網(wǎng)盤下載

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解壓后可以看到如下示例腳本

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unzip Pyverilog-develop.zip
cd Pyverilog-develop/examples
ll
total 80
-rw-r--r--. 1  3153 Jul 31 18:25 example_active_analyzer.py
-rw-r--r--. 1  2996 Jul 31 18:25 example_active_range.py
-rw-r--r--. 1  2227 Jul 31 18:25 example_ast_code.py
-rw-r--r--. 1  1749 Jul 31 18:25 example_codegen.py
-rw-r--r--. 1  3648 Jul 31 18:25 example_controlflow_analyzer.py
-rw-r--r--. 1  3176 Jul 31 18:25 example_dataflow_analyzer.py
-rw-r--r--. 1  3952 Jul 31 18:25 example_dataflow_codegen.py
-rw-r--r--. 1  4555 Jul 31 18:25 example_graphgen.py
-rw-r--r--. 1   560 Jul 31 18:25 example_identifierreplace.py
-rw-r--r--. 1   508 Jul 31 18:25 example_identifiervisitor.py
-rw-r--r--. 1  1549 Jul 31 18:25 example_lexer.py
-rw-r--r--. 1  3199 Jul 31 18:25 example_merge.py
-rw-r--r--. 1  2230 Jul 31 18:25 example_optimizer.py
-rw-r--r--. 1  1599 Jul 31 18:25 example_parser.py
-rw-r--r--. 1  1441 Jul 31 18:25 example_preprocessor.py
-rw-r--r--. 1  4210 Jul 31 18:25 example_subset.py
-rw-r--r--. 1  3138 Jul 31 18:25 example_walker.py
-rw-r--r--. 1  2130 Jul 31 18:25 Makefile

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2 example_preprocessor.py分析

該腳本的主要作用是預(yù)處理verilog文件，預(yù)處理verilog中的宏定義和include文件，然后輸出一個(gè)純粹的verilog文件，不再受define和include的制約，方便后續(xù)處理。

每行腳本分析如下所示：

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# 這行代碼是使用絕對(duì)導(dǎo)入的未來(lái)語(yǔ)法。在Python 2.x 版本中，導(dǎo)入模塊時(shí)，如果模塊與當(dāng)前腳本的名稱沖突，Python會(huì)優(yōu)先導(dǎo)入當(dāng)前腳本。使用from __future__ import absolute_import可以確保導(dǎo)入模塊時(shí)，不會(huì)優(yōu)先導(dǎo)入當(dāng)前腳本。
from __future__ import absolute_import
#?這行代碼是使用print()函數(shù)的未來(lái)語(yǔ)法。在Python 2.x 版本中，print是一個(gè)關(guān)鍵字而不是函數(shù)，不需要使用括號(hào)。使用from __future__ import print_function可以讓Python 2.x 版本中的print行為與Python 3.x 版本中的print()函數(shù)一致。
from __future__ import print_function
# 這行代碼導(dǎo)入了Python標(biāo)準(zhǔn)庫(kù)中的sys模塊，用于訪問(wèn)與Python解釋器相關(guān)的變量和函數(shù)。
import sys
# 這行代碼導(dǎo)入了Python標(biāo)準(zhǔn)庫(kù)中的os模塊，用于與操作系統(tǒng)進(jìn)行交互，例如文件和目錄操作。
import os
# 這行代碼導(dǎo)入了Python標(biāo)準(zhǔn)庫(kù)中的optparse模塊中的OptionParser類，用于解析命令行選項(xiàng)和參數(shù)。
from?optparse?import?OptionParser


#?the?next?line?can?be?removed?after?installation
sys.path.insert(0, os.path.dirname(os.path.dirname(os.path.abspath(__file__))))
# 這行代碼的作用是將腳本所在文件的父目錄添加到Python模塊搜索路徑中
# os.path.abspath(__file__)：__file__是Python中一個(gè)內(nèi)置變量，表示當(dāng)前腳本的文件名。os.path.abspath()函數(shù)用于獲取當(dāng)前腳本的絕對(duì)路徑。例如，如果腳本文件位于/home/user/example.py，那么os.path.abspath(__file__)將返回/home/user/example.py
# os.path.dirname()：os.path.dirname()函數(shù)用于獲取路徑中的目錄部分。將上一步得到的絕對(duì)路徑傳遞給os.path.dirname()函數(shù)，將返回/home/user，即父目錄的路徑
# os.path.dirname(os.path.dirname(os.path.abspath(__file__))))：通過(guò)多次調(diào)用os.path.dirname()函數(shù)，可以獲取到腳本所在文件的父目錄的父目錄
# sys.path.insert(0, ...)：sys.path是Python中的一個(gè)列表，包含了Python模塊搜索路徑。sys.path.insert(0, ...)將指定的路徑插入到列表的第一個(gè)位置，即將腳本所在文件的父目錄添加到Python模塊搜索路徑的最前面
# 這行代碼導(dǎo)入了Pyverilog庫(kù)，它是一個(gè)用于解析和處理Verilog代碼的Python庫(kù)。
import pyverilog
# 這行代碼從Pyverilog庫(kù)的vparser.preprocessor模塊中導(dǎo)入了preprocess函數(shù)。preprocess函數(shù)用于對(duì)Verilog代碼進(jìn)行預(yù)處理，包括宏展開(kāi)、頭文件包含等操作
from pyverilog.vparser.preprocessor import preprocess




def main():
    INFO = "Verilog Preprocessor"
    # pyverilog.__version__是Pyverilog庫(kù)的版本號(hào)
    VERSION = pyverilog.__version__
    USAGE = "Usage: python example_preprocessor.py file ..."
    # 定義showVersion子函數(shù)，打印信息
    def showVersion():
        print(INFO)
        print(VERSION)
        print(USAGE)
        sys.exit()
        
    # optparser.add_option()方法用于添加選項(xiàng)。每個(gè)選項(xiàng)都是一個(gè)參數(shù)的配置，包括名稱、選項(xiàng)類型、目標(biāo)變量、默認(rèn)值和幫助信息等。具體參數(shù)解釋如下：
    # -v 或?--version：短選項(xiàng)和長(zhǎng)選項(xiàng)，用來(lái)顯示版本號(hào)。
    # action="store_true"：當(dāng)選項(xiàng)被指定時(shí)，將目標(biāo)變量設(shè)為True。
    # dest="showversion"：將選項(xiàng)的值存儲(chǔ)到showversion變量中。
    # default=False：如果選項(xiàng)未被指定，則將showversion變量的默認(rèn)值設(shè)為False。
    # help="Show the version"：選項(xiàng)的幫助信息。
    # -I 或?--include：短選項(xiàng)和長(zhǎng)選項(xiàng)，用來(lái)指定包含路徑。
    # dest="include"：將選項(xiàng)的值存儲(chǔ)到include變量中。
    # action="append"：當(dāng)選項(xiàng)被指定時(shí)，將選項(xiàng)的值追加到include變量中。
    # default=[]：如果選項(xiàng)未被指定，則將include變量的默認(rèn)值設(shè)為一個(gè)空列表。
    # help="Include path"：選項(xiàng)的幫助信息。
    # -D：短選項(xiàng)，用來(lái)指定宏定義。
    # dest="define"：將選項(xiàng)的值存儲(chǔ)到define變量中。
    # action="append"：當(dāng)選項(xiàng)被指定時(shí)，將選項(xiàng)的值追加到define變量中。
????# default=[]：如果選項(xiàng)未被指定，則將define變量的默認(rèn)值設(shè)為一個(gè)空列表。
????# help="Macro Definition"：選項(xiàng)的幫助信息。
    optparser = OptionParser()
    optparser.add_option("-v", "--version", action="store_true", dest="showversion",
                         default=False, help="Show the version")
    optparser.add_option("-I", "--include", dest="include", action="append",
                         default=[], help="Include path")
    optparser.add_option("-D", dest="define", action="append",
                         default=[], help="Macro Definition")
????# optparser.parse_args()方法用于解析命令行參數(shù)，并將解析結(jié)果賦值給options和args變量。options是一個(gè)對(duì)象，包含了解析后的選項(xiàng)和參數(shù)的值；args是一個(gè)列表，包含了解析后的位置參數(shù)的值。
    (options, args) = optparser.parse_args()


    filelist = args
    if options.showversion:
        showVersion()


    for f in filelist:
        if not os.path.exists(f):
????# os.path.exists()函數(shù)判斷文件是否存在。如果文件不存在，則拋出一個(gè)IOError異常，并將異常消息設(shè)為"file not found: " + f，其中f是文件路徑
            raise IOError("file not found: " + f)
????#?如果filist為空，則輸出自定義子函數(shù)
    if len(filelist) == 0:
        showVersion()
    # preprocess()函數(shù)是在pyverilog.vparser.preprocessor模塊中定義的，用于對(duì)Verilog文件進(jìn)行預(yù)處理。它接受三個(gè)參數(shù)：
????# filelist：一個(gè)包含文件路徑的列表，表示需要進(jìn)行預(yù)處理的文件。
    # include：一個(gè)包含包含路徑的列表，用于指定預(yù)處理時(shí)的包含路徑。
    # define：一個(gè)包含宏定義的列表，用于指定預(yù)處理時(shí)的宏定義。
    # 該函數(shù)返回預(yù)處理后的文本，將其存儲(chǔ)在text變量中。
    text = preprocess(filelist, include=options.include, define=options.define)


    print(text)


# __name__是一個(gè)特殊的內(nèi)置變量，表示當(dāng)前模塊的名稱。當(dāng)一個(gè)Python腳本直接被運(yùn)行時(shí)，__name__的值為'__main__'；當(dāng)一個(gè)Python模塊被導(dǎo)入時(shí)，__name__的值為模塊的名稱。
# 因此，if __name__?==?'__main__':這個(gè)條件判斷語(yǔ)句的作用是，只有當(dāng)當(dāng)前腳本直接被運(yùn)行時(shí)，才會(huì)執(zhí)行main()函數(shù)。
#?這樣做的好處是，可以在腳本中定義一些測(cè)試代碼或者執(zhí)行一些初始化操作，而這些代碼在腳本被導(dǎo)入時(shí)不會(huì)執(zhí)行。只有當(dāng)腳本直接被運(yùn)行時(shí)，才會(huì)執(zhí)行這些代碼。
if __name__ == '__main__':
    main()

?

該腳本的應(yīng)用示例如下所示：

3 example_parser.py分析

該模塊用于分析verilog代碼，生成抽象語(yǔ)法樹(shù)(ATS)和指令列表(directives)。

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from __future__ import absolute_import
from __future__ import print_function
import sys
import os
from?optparse?import?OptionParser


# the next line can be removed after installation
sys.path.insert(0, os.path.dirname(os.path.dirname(os.path.abspath(__file__))))


import pyverilog
from pyverilog.vparser.parser import parse




def main():
    INFO = "Verilog code parser"
    VERSION = pyverilog.__version__
    USAGE = "Usage: python example_parser.py file ..."


    def showVersion():
        print(INFO)
        print(VERSION)
        print(USAGE)
        sys.exit()


    optparser = OptionParser()
    optparser.add_option("-v", "--version", action="store_true", dest="showversion",
                         default=False, help="Show the version")
    optparser.add_option("-I", "--include", dest="include", action="append",
                         default=[], help="Include path")
    optparser.add_option("-D", dest="define", action="append",
                         default=[], help="Macro Definition")
    (options, args) = optparser.parse_args()
    # parse()函數(shù)是在pyverilog.vparser.parser模塊中定義的，用于解析Verilog文件。它接受三個(gè)參數(shù)：
    # filelist：一個(gè)包含文件路徑的列表，表示需要進(jìn)行解析的文件。
    # preprocess_include：一個(gè)包含包含路徑的列表，用于指定預(yù)處理時(shí)的包含路徑。
    # preprocess_define：一個(gè)包含宏定義的列表，用于指定預(yù)處理時(shí)的宏定義。
    # 該函數(shù)返回解析后的抽象語(yǔ)法樹(shù)（AST）和指令（directives），將其分別存儲(chǔ)在ast和directives變量中。
    filelist = args
    if options.showversion:
        showVersion()


    for f in filelist:
        if not os.path.exists(f):
            raise IOError("file not found: " + f)


    if len(filelist) == 0:
        showVersion()
    # ast.show()是AST對(duì)象的一個(gè)方法，用于以可讀的形式打印出整個(gè)抽象語(yǔ)法樹(shù)的結(jié)構(gòu)。調(diào)用ast.show()后，會(huì)將抽象語(yǔ)法樹(shù)的結(jié)構(gòu)輸出到控制臺(tái)。
    # directives是一個(gè)包含行號(hào)和指令的元組列表。通過(guò)循環(huán)遍歷directives，可以逐行打印出每個(gè)指令的行號(hào)和內(nèi)容。
    # 這段代碼的作用是先展示解析后的抽象語(yǔ)法樹(shù)的結(jié)構(gòu)，然后逐行打印出每個(gè)指令的行號(hào)和內(nèi)容。這樣可以更好地了解解析后的結(jié)果，并進(jìn)行后續(xù)的處理或分析。
    ast, directives = parse(filelist,
                            preprocess_include=options.include,
                            preprocess_define=options.define)


    ast.show()
    for lineno, directive in directives:
        print('Line %d : %s' % (lineno, directive))


if __name__ == '__main__':
    main()

?

4 example_ast_code.py分析

該腳本用于構(gòu)建ATS抽象樹(shù)，進(jìn)而生成rtl代碼

?

# 
from __future__ import absolute_import
from __future__ import print_function
import sys
import os


# the next line can be removed after installation
sys.path.insert(0, os.path.dirname(os.path.dirname(os.path.abspath(__file__))))
# vast模塊是pyverilog庫(kù)中定義的抽象語(yǔ)法樹(shù)（AST）的模塊。它包含了用于構(gòu)建和操作Verilog抽象語(yǔ)法樹(shù)的各種類和函數(shù)。
# ASTCodeGenerator類是pyverilog庫(kù)中的一個(gè)代碼生成器類。它提供了將抽象語(yǔ)法樹(shù)（AST）轉(zhuǎn)換成為Verilog代碼的功能。
#?通過(guò)導(dǎo)入這兩個(gè)模塊和類，我們可以使用vast模塊中的類來(lái)構(gòu)建Verilog抽象語(yǔ)法樹(shù)（AST），然后使用ASTCodeGenerator類來(lái)將AST轉(zhuǎn)換成為Verilog代碼。
import pyverilog.vparser.ast as vast
from pyverilog.ast_code_generator.codegen import ASTCodeGenerator




def main():
    datawid = vast.Parameter('DATAWID', vast.Rvalue(vast.IntConst('32')))
    params = vast.Paramlist([datawid])
    clk = vast.Ioport(vast.Input('CLK'))
    rst = vast.Ioport(vast.Input('RST'))
    width = vast.Width(vast.IntConst('7'), vast.IntConst('0'))
    led = vast.Ioport(vast.Output('led', width=width))
    ports = vast.Portlist([clk, rst, led])


    width = vast.Width(vast.Minus(vast.Identifier('DATAWID'),
                                  vast.IntConst('1')), vast.IntConst('0'))
    count = vast.Reg('count', width=width)


    assign = vast.Assign(
        vast.Lvalue(vast.Identifier('led')),
        vast.Rvalue(
            vast.Partselect(
                vast.Identifier('count'),
                vast.Minus(vast.Identifier('DATAWID'), vast.IntConst('1')), 
                vast.Minus(vast.Identifier('DATAWID'), vast.IntConst('8'))))) 


    sens = vast.Sens(vast.Identifier('CLK'), type='posedge')
    senslist = vast.SensList([sens])


    assign_count_true = vast.NonblockingSubstitution(
        vast.Lvalue(vast.Identifier('count')),
        vast.Rvalue(vast.IntConst('0')))
    if0_true = vast.Block([assign_count_true])


    # count + 1
    count_plus_1 = vast.Plus(vast.Identifier('count'), vast.IntConst('1'))
    assign_count_false = vast.NonblockingSubstitution(
        vast.Lvalue(vast.Identifier('count')),
        vast.Rvalue(count_plus_1))
    if0_false = vast.Block([assign_count_false])


    if0 = vast.IfStatement(vast.Identifier('RST'), if0_true, if0_false)
    statement = vast.Block([if0])


    always = vast.Always(senslist, statement)


    items = []
    items.append(count)
    items.append(assign)
    items.append(always)


    ast = vast.ModuleDef("top", params, ports, items)


    codegen = ASTCodeGenerator()
    rslt = codegen.visit(ast)
    print(rslt)




if __name__ == '__main__':
    main()

?

生成的verilog代碼如下所示：

?

module top #
(
  parameter DATAWID = 32
)
(
  input CLK,
  input RST,
  output [7:0] led
);


  reg [DATAWID-1:0] count;
  assign led = count[DATAWID-1:DATAWID-8];


  always @(posedge CLK) begin
    if(RST) begin
      count <= 0;
    end else begin
      count <= count + 1;
    end
  end




endmodule

?

話說(shuō)通過(guò)ATS生成verilog確實(shí)很繁瑣，還不如直接上手寫個(gè)veirlog。

本節(jié)介紹結(jié)束。

　　審核編輯：湯梓紅