CS1237 中采用2 線SPI 串行通信，通過SCLK 和DRDY.DOUT可以實現數據的接收以及功能配置。

　　2.6.1建立時間

　　在ADC 數據輸出速率為10HZ 或40HZ 時，數字部分需要有3個數據轉換周期滿足模擬輸入信號的建立和濾波器的建立時間要求; ADC 數據輸出速率為640HZ 或1280HZ 時，數字部分需要有4個數據轉換周期滿足模擬輸入信號的建立和濾波器的建立時間要求。CS1237 整個建立過程如下圖所示：

　　2.6.2ADC數據輸出速率

　　CS1237數據輸出速率可以通過寄存器speed_sel［1:0］配置。

　　2.6.3數據格式

　　CS1237 輸出的數據為24 位的2 進制補碼，最高位（MSB） 最先輸出。最小有效位（LSB） 為（0 5VR=/Gain）（2Z-1）o 正值滿幅輸出碼為TFFFFH，負值滿幅輸出碼為800000H。下表為不同模擬輸入信號對應的理想輸出碼。

　　（1） 不考慮噪聲，INL，失調誤差和增益誤差的影響

　　2.6.4數據準備數據輸入輸出（DRDY.DOUT）

　　DRDY/DOUT引腳有4個用途。第一，當輸出為低時，表示新的數據已經轉換完成; 第二，作為數據輸出引腳，當數據準備好后，在第1個SCIK的上升沿后，

　　輸出轉換數據的最高位（MSB）。在每一個SCLK的上升沿，數據會自動移1位。在24個SCLK 后將所有的24位數據讀出，如果這時暫停SCLK的發送，著最后一位的數據，直到下一個數據準備好之前拉高，此后當DRDY.DOUT被再： 欠拉

　　低，表示新的數據已經轉換完成，可進行下一個數據讀取; 第三，在第25、26 個SCIK時，輸出寄存器狀態更新標志; 第四，作為寄存器數據寫入或讀出引腳，當需要配置寄存器或讀取寄存器值時，SPI需要發送46個SCLK，根據DRDY DOUT輸入的命令字，判斷是寫寄存器操作還是讀寄存器操作。

　　2.6.5串行時鐘輸入（SCLK）

　　串行時鐘輸入SCLK是一個數字引腳。這個信號應保證是一個干凈的信號，毛刺或慢速的上升沿都會可能導致讀取錯誤數據或誤入錯誤狀態。因此，應保證SCLK的上升和下降時間都小于50ns。

　　2.6.6數據發送

　　CS1237 可以持續的轉換模擬輸入信號，當將DRDY /DOUT拉低后，表明數據已經準備好接受，輸入的第一個SCLK 來就可以將輸出的最高位讀出，在24個SCLK 后將所有的24 位數據讀出，如果這時暫停SCLK 的發送，DRDY/DOUT 會保持著最后一位的數據，直到其被拉高，第25 和26個SCLK 輸出配置寄存器是否有寫操作標志，第25個SCLK 對應的DRDY/DOUT為1時表明配置寄存器Config 被寫入了新的值，第26個SCIK 對應的DRDY/DOUT為芯片擴展保留位，目前輸出一直為0，通過第27個SCLK可以將DRDY DOUT拉高，此后當DRDY.DOUT被再次拉低，表示新的數據已經淮備好接受，進行下一個數據的轉換。其基本時序如圖所示：

　　2.6.7功能配置

　　Cs1237可以通過SCLK和DOUT/DRDY可以進行不同功能的配置，功能配置時序圖如下圖所示：

　　功能配置過程簡述，在DRDY，DOUT由高變低之后：

　　1.第1個到第24個SCLK，讀取ADC 數據。如果不需要配置寄存器或者讀取寄存器，可以省略下面的步驟。

　　2.第25 個到第26個scLK，讀取寄存器寫操作狀態。

　　3.第27 個SCLK，把DRDY，’DOUT輸出拉高。

　　4.第28 個到第29個scLK，切換DRDY ‘DOUT為輸入。

　　5.第30 個到第36個sCLK，輸入寄存器寫或讀命令字數據（高位先輸入）。

　　切換DRDY/DOUT的方向（如果是寫寄存器，

　　6.第37 個SCLK，

　　DRDY/DOUT為輸入; 如果是讀寄存器，

　　DRDY/DOUT 為輸出）。

　　7.第38 個到第45 個SCLK，輸入寄存器配置數據或輸出寄存器配置數據（高位先輸入/輸出）。

　　8.第46 個SCLK，切換DRDY/DOUT為輸出，并把DRDY/DOUT拉高.update1/ update2 被置位或清零。

　　2.6.7.1SPI 命令字

　　CS1237 有2個命令字，命令字的長度為7bits，命令字描述如下：

　　2.6.7.2SPI寄存器

　　Cs1237有一組寄存器Config

　　Config寄存器

　　2.6.8 PowerDwon模式

　　當SCLK從低電平變高電平并保持在高電平超過100μs，CS1237即進入PowerDwon模式，這時會關掉芯片所有電路，功耗接近0。當SCLK重新回到低電平時，芯片會重新進入正常工作狀態。

　　3 芯片的封裝