CS5371/CS5372：高性能低功耗ΔΣ調制器的卓越之選

在電子設計領域，對于高精度信號測量的需求日益增長，尤其是在地球物理和聲學等應用場景中。Cirrus Logic公司的CS5371和CS5372 ΔΣ調制器，憑借其出色的性能和靈活的設計，成為了眾多工程師的理想選擇。今天，咱們就來深入探討一下這兩款調制器的特點和應用。

文件下載：CS5371-BSZR.pdf

一、核心特性速覽

架構與性能

CS5371和CS5372采用了四階ΔΣ架構，具有抗時鐘抖動的能力。輸入電壓為5Vpp全差分，動態范圍高，在215Hz帶寬（2ms輸出）下信噪比可達127dB，430Hz帶寬（1ms輸出）下為124dB?？傊C波失真低，典型值為 -118dB，最大值為 -112dB。

功耗與封裝

這兩款調制器功耗極低，正常模式下每通道25mW，低功耗模式下每通道15mW。采用24引腳SSOP封裝，尺寸小巧，適合對空間要求較高的設計。

通道與電源配置

支持單通道或多通道系統，CS5371適用于單通道系統，CS5372適用于雙通道系統，還可組合實現三通道和四通道系統。電源配置靈活，支持單電源或雙電源，如VA+ = +5V; VA - = 0V; VD = +3.3V到 +5V 或 VA+ = +2.5V; VA - = -2.5V; VD = +3.3V。

二、技術細節剖析

模擬特性

在模擬特性方面，動態范圍和總諧波失真表現優異。在不同帶寬和工作模式下，都能保持較高的信噪比和低失真。輸入信號頻率范圍為DC - 1720Hz，輸入電壓范圍為5Vp - p，具有良好的共模抑制比和通道串擾特性。

數字特性

數字特性上，輸入輸出電壓和電流有明確的規范。高電平輸入電壓為0.6 * VD - VD，低電平輸入電壓為0 - 0.8V，輸出電壓和電流也有相應的限制。

絕對最大額定值

了解絕對最大額定值對于正確使用調制器至關重要。包括電源電壓、輸入輸出電流、功耗、環境溫度等都有明確的限制，使用時需嚴格遵守，避免損壞器件。

開關特性

開關特性方面，MCLK頻率范圍為0.1 - 2.2MHz，占空比為40 - 60%，抖動有一定的限制。信號的上升和下降時間也有規定，確保信號的穩定傳輸。

三、性能表現評估

滿量程信號性能

通過1024點FFT圖可以看出，在31.25Hz輸入信號和1000SPS輸出字速率下，CS5371/72調制器的滿量程信號特性出色，諧波分量不超過 -120dB，信噪比為124.0dB，信號失真比為119.0dB。

噪聲性能

在 -24dB輸入信號和1000SPS輸出字速率下，調制器的噪聲特性優異，平均噪聲分量始終低于 -150dB，動態范圍為124.7dB。

四、信號輸入設計要點

差分輸入

采用差分輸入方式，使用INR +/ - 和INF +/ - 四個引腳，能有效提高小信號的動態范圍，降低輸入放大器的增益要求。

抗混疊濾波器

為確保調制器的穩定性和性能，必須對輸入信號進行帶寬限制。推薦使用簡單的單極點低通抗混疊濾波器，其 -3dB截止頻率應根據調制器采樣時鐘進行設置。在正常模式下，MCLK = 2.048MHz時，采樣時鐘為512kHz， -3dB截止頻率為8kHz；低功耗模式下，MCLK = 1.024MHz時，采樣時鐘為256kHz， -3dB截止頻率為4kHz。

輸入阻抗

由于采用動態開關電容輸入架構，輸入阻抗會隨MCLK變化。粗糙輸入阻抗約為24kΩ，精細輸入的有效輸入阻抗遠高于粗糙輸入。

最大信號電平

調制器為四階，條件穩定。若模擬輸入超出滿量程5%以上，可能會進入振蕩狀態。此時，MFLAG引腳會發出錯誤信號，需將輸入信號降低到滿量程范圍內至少32個MCLK周期，調制器才能恢復穩定。

五、輸入偏移處理

偏移啟用

當模擬輸入接近共模電壓時，可通過OFST引腳消除空閑音調。OFST = 1時，會向調制器模擬輸入添加 -50mV的差分偏移，將空閑音調移出測量帶寬。

偏移漂移

偏移漂移特性受器件和電源電壓變化影響。為最小化偏移漂移，應使用穩定的電源，并選擇2.048MHz的MCLK。在2.048MHz MCLK下，偏移漂移約為5ppm/°C。

六、電壓參考輸入考量

參考配置

調制器設計使用2.5V電壓參考，可獲得最高的動態范圍和最佳的信噪比。在單電源配置中，參考輸出連接到VREF + 引腳，VREF - 引腳接地；雙電源配置中，參考由VA + 和VA - 供電，VREF + 連接參考輸出，VREF - 連接VA - 。

輸入阻抗

VREF + 引腳的輸入阻抗與模擬信號輸入阻抗計算方式類似，2.048MHz MCLK時約為24kΩ。

增益精度和漂移

增益精度受電壓參考輸入變化影響，為最小化增益誤差，參考應具有低輸出阻抗。增益漂移約為5ppm/°C，不受采樣率和電源變化影響。

七、數字濾波器接口

調制器時鐘

CS5371/72調制器需要在MCLK引腳提供CMOS兼容時鐘，MCLK內部除以4生成調制器采樣時鐘。MCLK的帶內抖動應小于300ps，頻率范圍為100kHz - 2.2MHz。較高的MCLK速率可提高動態范圍，較低的MCLK速率可改善總諧波失真。

調制器數據

調制器通過MDATA引腳輸出ΔΣ串行比特流，比特率由調制器采樣時鐘決定。無信號輸入時，MDATA輸出的1密度為50%；正滿量程為86%，負滿量程為14%。

調制器同步

MSYNC信號用于同步模擬采樣時刻和數字輸出比特流。上升沿觸發，重置內部MCLK計數器分頻器，確保采樣時刻和數據輸出與外部系統同步。

調制器標志

當模擬輸入超出滿量程5%以上，調制器可能不穩定，MFLAG引腳會從低電平變為高電平，指示錯誤狀態。輸入信號需在滿量程范圍內至少32個MCLK周期，調制器才能恢復穩定。

八、電源模式選擇

正常功率模式

LPWR = 0，MCLK = 2.048MHz時，每通道功耗25mW，性能最佳，適用于對轉換精度要求高的場合。

低功率模式

LPWR = 1，MCLK = 1.024MHz時，每通道功耗15mW，但動態范圍會降低3dB，適用于對功耗要求較高的場景。

電源關閉模式

PWDN = 1，MCLK有效時，所選調制器通道停止工作，功耗降至1mW。

微功率模式

PWDN = 1，MCLK = 0時，調制器進入微功率模式，功耗僅為10μW。

九、電源供應設計

電源配置

支持單電源和雙電源配置，需滿足(VA +) - (VA -) < 6.8V和(VD) - (VA -) < 7.6V的條件。與數字濾波器配合使用時，調制器數字電源VD與濾波器I/O電源的電壓差應不超過0.3V。

電源旁路

模擬和數字電源引腳應使用0.01μF和10μF電容或單個0.1μF電容進行去耦。

SCR鎖存考慮

VA - 引腳應連接到最負的電源電壓，以防止SCR鎖存。模擬輸入應進行電壓限制，可使用反向偏置的肖特基二極管或限制輸入電流。

DC - DC轉換器考慮

對于電池供電的系統，應選擇數字濾波器能抑制的頻率來操作DC - DC轉換器，以減少干擾。

電源抑制

調制器的電源抑制具有頻率依賴性，數字濾波器對高于其截止頻率的電源噪聲抑制能力達130dB以上，DC - 數字濾波器截止頻率之間的抑制能力約為90dB。

十、引腳說明

CS5371引腳

包括電源引腳、模擬輸入引腳、數字輸入引腳和數字輸出引腳，每個引腳都有明確的功能和作用。

CS5372引腳

與CS5371類似，但增加了第二通道的相關引腳，可實現雙通道信號處理。

十一、總結

CS5371和CS5372 ΔΣ調制器以其高性能、低功耗、靈活的配置和小巧的封裝，為地球物理和聲學等應用提供了優秀的解決方案。在設計過程中，工程師需要根據具體需求合理選擇電源模式、配置輸入輸出接口，并注意信號處理和電源供應的細節，以充分發揮調制器的性能優勢。大家在實際應用中遇到過哪些問題呢？歡迎在評論區分享交流。