在當今無線通信基礎設施、高精度時鐘系統以及高端測試測量領域，射頻（RF）合成器作為系統的“心臟”，其相位噪聲、跳頻速度和頻段覆蓋能力直接決定了整個信號鏈的性能上限。

近日，國產模擬芯片領軍企業核芯互聯推出了其高性能寬帶射頻合成器 ——CLF2574。憑借其卓越的低功耗設計、極寬的頻率范圍以及創新的雜散抑制技術，該芯片正成為高性能射頻時鐘方案的理想之選。

系統架構

一、 核心規格：打破帶寬、功耗與精度的瓶頸

CLF2574 是一款高度集成的單芯片射頻頻率合成解決方案，其核心性能參數在同類產品中極具競爭力：

超寬頻段覆蓋：內部集成多核壓控振蕩器（VCO），支持從10MHz 到 8500MHz的持續頻率輸出。這意味著一顆芯片即可覆蓋從低頻通信到 X 波段雷達的多種應用場景。

極致的相位噪聲控制：

歸一化噪底（Normalized PLL Floor）：低至-231 dBc/Hz。

RMS 抖動（1kHz-100MHz）：整數模式下僅為90fs，分數模式下為120fs。這種極低的時鐘抖動能夠顯著提升高速 ADC/DAC 的采樣信噪比。

標準的 0dBm 輸出能力：芯片在設計上充分考慮了后端驅動需求，在 10MHz-8.5GHz 的全頻段工作頻率下，其差分輸出功率可穩定達到 0dBm。這一特性不僅能夠直接驅動大多數下游混頻器或緩沖器，還為系統鏈路增益預算提供了可靠的基礎。

極速鎖定響應：其頻率鎖定時間小于40μs。對于需要頻繁跳頻的通信協議或抗干擾系統而言，這種快速響應能力至關重要。

5GHz 整數模式輸出噪聲

6GHz 整數模式輸出噪聲

7.2GHz 整數模式輸出噪聲

8.4GHz 整數模式輸出噪聲

二、 核心技術：Delta-Sigma 調制與雜散抑制

CLF2574 的設計核心在于其高精度的控制架構與頻率合成算法：

32 比特 Δ-Σ 分數 N PLL： 芯片采用了超高分辨率的分數分頻器，通過 32 位累加器實現極微小的頻率分辨率。結合可編程的乘法器（支持 2~7 倍頻），不僅提高了鑒相頻率，更有效地避開了由于分頻帶來的整數邊界雜散（Integer Boundary Spur）。

新型整數邊界雜散去除技術： 在分數 N 頻率合成中，當輸出頻率接近參考頻率的整數倍時，往往會出現難以濾除的雜散。CLF2574 引入了專利級的雜散抑制算法，確保在全頻段范圍內都能獲得純凈的光譜輸出。

靈活的分頻與功率管理： 輸出端集成了可編程分頻器（支持 1/2/4/8/16 至 512 分頻），配合具有20dB 以上調節范圍的輸出功率控制器，使得工程師可以根據下游鏈路的需求，精準匹配信號強度并降低系統功耗。

三、 硬件架構與封裝設計

CLF2574 采用了 3.3V 單電源供電，在 8.5GHz 滿載工作模式下，典型電流消耗僅為97mA。這種低功耗特性極大地緩解了高密度 PCB 的散熱壓力。

封裝形式：采用 4mm x 4mm 的 QFN28 封裝，體積緊湊，適合空間受限的模塊化設計。

參考時鐘輸入：集成低噪聲振蕩器，不僅支持有源時鐘（XO/TCXO）或差分參考信號，還支持直接接入無源晶體，簡化了外圍電路設計。

數字控制接口：標準的 SPI 三線接口，配合 MUXout 引腳可實現狀態回讀和鎖定檢測（Lock Detect），增強了系統的可靠性。

封裝

四、 應用場景：賦能未來通信

得益于其優異的射頻指標，CLF2574 在以下領域表現出色：

無線基礎設施：為 5G 基站、微波回傳鏈路提供超低相噪的本地振蕩源（LO）。

時鐘產生與分配：作為高性能時鐘發生器，驅動高速數據轉換器（JESD204B 同步）。

測試測量儀器：用于信號源、頻譜分析儀等精密儀器的頻率合成單元。

無人機圖傳：在無人機圖傳中實現高純度圖像信號合成。

結語

核芯互聯 CLF2574 的推出，標志著國產高性能射頻芯片在寬帶、低相噪和低功耗平衡點上取得了重要突破。它不僅填補了 8GHz 以上頻段國產高性能合成器的市場空白，更為廣大射頻工程師提供了一個極具性價比且穩定可靠的技術選擇。

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官方網站：www.hexinhulian.com

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