詳解DS90C241與DS90C124：5 - 35MHz FPD - Link II 串行器與解串器芯片組

作為電子工程師，在日常設(shè)計中我們常常會面臨數(shù)據(jù)傳輸?shù)奶魬?zhàn)，而尋找合適的解決方案至關(guān)重要。今天就來詳細(xì)聊聊 Texas Instruments 的 DS90C241 串行器和 DS90C124 解串器芯片組，這組芯片在許多應(yīng)用場景中都有著出色的表現(xiàn)。

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芯片概述

DS90C241 和 DS90C124 芯片組可以將 24 位并行總線轉(zhuǎn)換為帶有嵌入式時鐘信息的全透明數(shù)據(jù)和控制 LVDS 串行流。這種單串行流的設(shè)計消除了并行數(shù)據(jù)和時鐘路徑之間的偏斜問題，簡化了 24 位總線在 PCB 走線或電纜上的傳輸。同時，它通過縮小數(shù)據(jù)路徑來節(jié)省系統(tǒng)成本，進(jìn)而減少 PCB 層數(shù)、電纜寬度以及連接器尺寸和引腳數(shù)量。

芯片特性亮點(diǎn)

時鐘與數(shù)據(jù)傳輸能力

• 支持 5 - 35MHz 時鐘嵌入和 DC 平衡的 24:1 與 1:24 數(shù)據(jù)傳輸，滿足多種數(shù)據(jù)速率要求。
• 能夠驅(qū)動長達(dá) 10 米的屏蔽雙絞線電纜，適用于長距離數(shù)據(jù)傳輸場景。

可配置性與靈活性

• 用戶可通過 LVDS 輸出上的外部電阻定義預(yù)加重驅(qū)動能力，以適應(yīng)不同的傳輸介質(zhì)和距離。
• 發(fā)射器和接收器都支持用戶選擇并行數(shù)據(jù)的時鐘沿，增加了設(shè)計的靈活性。

低功耗與低噪聲設(shè)計

• 采用 LVDS 信令，為串行傳輸路徑上的數(shù)據(jù)可靠傳輸提供了低功耗和低噪聲環(huán)境。通過優(yōu)化串行器輸出邊沿速率，進(jìn)一步降低了 EMI。

數(shù)據(jù)完整性保障

• 具有內(nèi)部 DC 平衡編碼和解碼功能，支持 AC 耦合接口，無需外部編碼。
• 接收器端有嵌入式時鐘 CDR（時鐘和數(shù)據(jù)恢復(fù)）功能，無需外部參考時鐘源。
• 具備 ALL Codes RDL（隨機(jī)數(shù)據(jù)鎖定）功能，支持實時插拔應(yīng)用，還有 LOCK 輸出標(biāo)志確保接收器端的數(shù)據(jù)完整性。

其他特性

• 發(fā)射器和接收器都有獨(dú)立的電源控制，方便在不同應(yīng)用場景中實現(xiàn)高效的功率管理。
• 采用 PTO（漸進(jìn)式開啟）LVCMOS 輸出，減少 EMI 并最小化 SSO 效應(yīng)。
• 所有 LVCMOS 輸入和控制引腳都有內(nèi)部下拉，提高了系統(tǒng)的穩(wěn)定性。
• 發(fā)射器和接收器的 PLL 都有片上濾波器，進(jìn)一步優(yōu)化性能。

應(yīng)用領(lǐng)域廣泛

該芯片組適用于多種汽車應(yīng)用，包括汽車中央信息顯示屏、汽車儀表盤顯示屏、汽車平視顯示器以及基于遠(yuǎn)程攝像頭的駕駛員輔助系統(tǒng)等。在這些應(yīng)用中，需要可靠的數(shù)據(jù)傳輸和高分辨率顯示，DS90C241 和 DS90C124 能夠很好地滿足需求。

詳細(xì)技術(shù)解讀

初始化與鎖定機(jī)制

在數(shù)據(jù)傳輸前，DS90C241 和 DS90C124 需要完成初始化，即同步兩者的 PLL。當(dāng) $V{CC}$ 達(dá)到 $V{CC}$ OK（2.2 V）時，串行器的 PLL 開始鎖定到輸入時鐘（TCLK），在鎖定期間串行器輸出保持三態(tài)。解串器則在其 PLL 鎖定到串行數(shù)據(jù)流中的嵌入式時鐘信息后，輸出才有效，并且 LOCK 輸出變?yōu)楦唠娖健?/p>

數(shù)據(jù)傳輸過程

• 數(shù)據(jù)通過 TCLK 輸入時鐘進(jìn)入串行器，TRFB 引腳可選擇 TCLK 用于選通數(shù)據(jù)的邊沿。
• 除了 24 位輸入數(shù)據(jù)，CLK1、CLK0、DCA、DCB 四個開銷位也會在單 LVDS 串行數(shù)據(jù)流中傳輸，用于時鐘嵌入、DC 平衡控制和數(shù)據(jù)完整性驗證。
• 串行化數(shù)據(jù)和時鐘或控制位以 28 倍 TCLK 頻率從串行數(shù)據(jù)輸出（DOUT±）傳輸，而有效負(fù)載數(shù)據(jù)速率為 24 倍 TCLK 頻率。
• 解串器鎖定到輸入后，其 LOCK 引腳變?yōu)楦唠娖剑⑼捷敵鲇行?shù)據(jù)和恢復(fù)的時鐘（RCLK）。

重新同步機(jī)制

如果解串器失去鎖定，例如連續(xù)一次未檢測到嵌入式時鐘邊沿，PLL 會失去鎖定，LOCK 引腳變?yōu)榈碗娖健４藭r，解串器會嘗試重新鎖定到隨機(jī)數(shù)據(jù)流，通過尋找嵌入式時鐘邊沿并完成鎖定過程來恢復(fù)數(shù)據(jù)傳輸。

預(yù)加重功能

DS90C241 的預(yù)加重功能可補(bǔ)償長距離或有損傳輸介質(zhì)的影響。通過在 PRE 引腳連接外部電阻（Rpre）到 Vss 可以設(shè)置額外的電流水平，增強(qiáng)電纜驅(qū)動能力。不過，預(yù)加重的程度需要根據(jù)具體應(yīng)用的傳輸距離來確定，過多的預(yù)加重可能會導(dǎo)致接收器輸入引腳出現(xiàn)過沖或下沖問題。

AC - 耦合與端接

芯片組支持通過集成的 DC 平衡編碼/解碼方案實現(xiàn) AC 耦合互連。在 LVDS 信號路徑中插入外部 AC 耦合電容即可使用 AC 耦合連接。解串器輸入級設(shè)計為 AC 耦合，并內(nèi)置 AC 偏置網(wǎng)絡(luò)將內(nèi)部 $V_{CM}$ 設(shè)置為 1.2 V。對于接收器端接，有多種選擇，如使用單個 100 - Ω 端接電阻、兩個 50 - Ω 電阻加電容或額外的分壓器網(wǎng)絡(luò)，可根據(jù)不同的噪聲環(huán)境進(jìn)行選擇。

設(shè)計考量

電源供應(yīng)

芯片組采用全 CMOS 設(shè)計，本身功耗較低。LVDS 輸出的恒流源特性進(jìn)一步降低了速度與 $ICC$ 曲線的斜率。在設(shè)計電源時，建議使用薄電介質(zhì)（2 - 4 密耳）的電源和接地層，以提高電源系統(tǒng)性能。同時，外部旁路電容應(yīng)包括 RF 陶瓷和鉭電解電容，并將較小值的電容靠近引腳放置。

PCB 布局

• 電源布局：為設(shè)備提供低噪聲電源，將電源和接地引腳直接連接到電源和接地層，通過過孔連接旁路電容。使用多層板（至少四層），并在電源入口處放置大容量電容（50 - 100 μF）以平滑低頻開關(guān)噪聲。
• 信號布局：將 LVCMOS 信號與 LVDS 線分開，避免耦合。LVDS 互連建議使用緊密耦合的 100 - Ω 差分線，減少噪聲輻射并提高抗干擾能力。同時，要盡量減少過孔數(shù)量，保持走線平衡，降低對信號的影響。

總結(jié)

DS90C241 和 DS90C124 芯片組以其出色的性能、豐富的特性和廣泛的應(yīng)用領(lǐng)域，為電子工程師在數(shù)據(jù)傳輸設(shè)計中提供了一個可靠的解決方案。在實際應(yīng)用中，我們需要根據(jù)具體的需求和場景，合理運(yùn)用其各項特性，并注意電源供應(yīng)和 PCB 布局等方面的設(shè)計考量，以確保系統(tǒng)的穩(wěn)定性和可靠性。大家在使用這組芯片時，有沒有遇到過什么特別的問題或者有獨(dú)特的應(yīng)用經(jīng)驗?zāi)兀繗g迎在評論區(qū)分享交流。