11月23-25日，中國國際半導體博覽會（IC China）在北京國家會議中心舉辦。作為中國半導體行業(yè)最具權(quán)威性的年度盛會，IC China自2003年創(chuàng)辦至今已成功舉辦二十一屆，是頂級行業(yè)品牌盛會和業(yè)界標桿。

巨霖科技副總經(jīng)理鄧俊勇受邀出席本次大會，并在技術(shù)專題論壇上發(fā)表主題為《Chip-let互連SI/PI仿真挑戰(zhàn)，及國產(chǎn)Sign-off方案》的演講。

面對Chiplet設(shè)計在信號與電源完整性上的協(xié)同仿真挑戰(zhàn)，鄧俊勇系統(tǒng)闡述了巨霖科技SIDesigner平臺的技術(shù)方案。該方案通過構(gòu)建從電磁建模到系統(tǒng)簽核的完整仿真鏈路，其精度已實現(xiàn)對國際業(yè)界標桿的全面對標，為復雜異構(gòu)集成提供了高可靠性的Signoff級驗證工具。

Chiplet重塑芯片產(chǎn)業(yè)生態(tài)

面對后摩爾時代制程微縮的物理經(jīng)濟瓶頸與全球供應(yīng)鏈不確定性，半導體產(chǎn)業(yè)正從晶體管密度轉(zhuǎn)向系統(tǒng)級集成，掀起一場以Chiplet為核心的設(shè)計范式革命。

Chiplet通過解構(gòu)傳統(tǒng)“單芯片”模式，將復雜SoC拆分為可獨立制造、功能模塊化的“芯粒”，實現(xiàn)異構(gòu)集成與系統(tǒng)級PPA優(yōu)化。其驅(qū)動力在于：一、異構(gòu)工藝融合，使CPU、GPU、存儲等單元采用各自最優(yōu)制程；二、通過核心單元使用先進工藝、其余采用成熟工藝的方式，實現(xiàn)成本與良率平衡；三、模塊化芯粒可跨產(chǎn)品復用，推動設(shè)計范式向敏捷化演進，支持快速迭代與深度定制。

先進封裝構(gòu)筑芯粒“高速公路”

Chiplet的構(gòu)想離不開先進封裝技術(shù)的支撐。固然，簡單的多芯片模塊（MCM）便可實現(xiàn)基本的多芯粒集成，但若要釋放其全部潛力——尤其是滿足芯粒間高帶寬、低延遲的Die-to-Die互連需求——則必須依賴如CoWoS、EMIB等2.5D/3D先進封裝技術(shù)。

這些技術(shù)通過硅中介層、硅橋或微凸塊，提供了遠超傳統(tǒng)基板布線密度的互連能力，成為連接各個功能芯粒的“高速公路”。正是這座由先進封裝搭建的橋梁，使得計算芯粒與高帶寬內(nèi)存（HBM）等得以緊密協(xié)同，將“系統(tǒng)樂高”從概念藍圖變?yōu)楦咝阅艿默F(xiàn)實產(chǎn)品。

多物理場耦合下的仿真復雜性

多物理場耦合使封裝設(shè)計復雜性急劇增加，設(shè)計焦點已從單芯片擴展至全封裝系統(tǒng)，機械應(yīng)力、熱管理、信號與電源完整性等問題相互交織，帶來前所未有的仿真挑戰(zhàn)。

其中，信號完整性直接影響系統(tǒng)穩(wěn)定性，其核心難點在于跨尺度電磁建模——從亞微米級中介層布線到數(shù)十微米級基板走線，尺度跨越對仿真工具的網(wǎng)格剖分與算法提出極限要求。隨著Die-to-Die接口速率持續(xù)提升，高布線密度下的串擾與損耗，疊加為低功耗簡化的IO設(shè)計，極大壓縮了時序裕量，要求仿真工具不僅具備SPICE級精度，也需支持SI/PI協(xié)同分析，以準確評估電源噪聲對時序的影響。

電源完整性同樣面臨考驗：AI計算單元引發(fā)突發(fā)電流，周期性沖擊電源網(wǎng)絡(luò)；而高速接口的核與IO電源需在承載大電流的同時保持低噪聲。電源網(wǎng)絡(luò)的電磁建模同樣存在跨尺度挑戰(zhàn)，并需在時域中模擬最惡劣工況電流。成功的PI仿真依賴于對電源分配網(wǎng)絡(luò)阻抗的精準頻域優(yōu)化，以及通過瞬態(tài)仿真充分驗證負載突變導致的電壓波動。

高精度EDA工具鏈的閉環(huán)驗證

面對 Chiplet 技術(shù)帶來的多物理場仿真挑戰(zhàn)，業(yè)界EDA工具正在構(gòu)建從物理結(jié)構(gòu)到系統(tǒng)性能的完整解決方案。

以巨霖科技的SIDesigner平臺為例，通過與EMArtist協(xié)同構(gòu)建完整仿真鏈路：EMArtist專注于3D封裝結(jié)構(gòu)（Interposer、Bump、TSV、PKG、PCB 等）的高精度電磁建模，提取高精度寬帶S參數(shù)模型與SPICE模型；SIDesigner承擔最終的系統(tǒng)級簽核，通過集成TX/RX芯片模型與無源鏈路，執(zhí)行SI/PI協(xié)同仿真，以全面評估通道、眼圖及電源噪聲（IR Drop, SSN），實現(xiàn)從物理原型到系統(tǒng)性能簽核的精準驗證閉環(huán)。

在實際場景驗證中，SIDesigner在DDR4瞬態(tài)仿真、PCIe6通道仿真等高速接口場景下，眼圖關(guān)鍵參數(shù)（眼高、眼寬）與國際標桿工具的差異普遍小于 2%，性能表現(xiàn)已達到業(yè)界 Golden 級精度標準。該平臺全面覆蓋 DDR/HBM 等并行接口、PCIe/MIPI 等 SerDes 接口的仿真需求，提供 True-SPICE 時域仿真和Channel Simulation兩套解決方案，其搭載的TJSPICE 仿真器在收斂性、穩(wěn)定性上與業(yè)界Golden級仿真器完全對標，部分場景精度表現(xiàn)更優(yōu)。

鄧俊勇表示，基于明確的產(chǎn)品路線圖，SIDesigner 計劃在2025年實現(xiàn)與業(yè)內(nèi)Golden級方案的全面應(yīng)用對標，并在三年內(nèi)打造業(yè)界領(lǐng)先的SI/PI仿真平臺。這一發(fā)展路徑標志著其從“可用”向“好用”的進階，為Chiplet技術(shù)的規(guī)模化應(yīng)用提供了關(guān)鍵的仿真驗證能力，成為半導體產(chǎn)業(yè)復雜異構(gòu)集成場景下仿真技術(shù)突破的重要實踐。

面向未來，巨霖科技將始終秉持“精準仿真，賦能未來”的使命，持續(xù)深耕“電路”與“電磁”仿真技術(shù)，緊密圍繞產(chǎn)業(yè)前沿需求，與戰(zhàn)略客戶及產(chǎn)業(yè)鏈伙伴持續(xù)深入合作，不斷打造和推出新的業(yè)界標桿產(chǎn)品。巨霖科技將通過持續(xù)的技術(shù)迭代與生態(tài)建設(shè)，連點成線、由線及面，打造業(yè)界領(lǐng)先的EDA解決方案，為推動國產(chǎn)EDA產(chǎn)業(yè)的超越與領(lǐng)先進程貢獻力量。