該ADC32RF52是一款單核 14 位、1.5 GSPS、雙通道模數(shù)轉(zhuǎn)換器 （ADC），支持輸入頻率高達(dá) 2 GHz 的射頻采樣。該設(shè)計(jì)最大限度地提高了信噪比 （SNR），并提供 -153 dBFS/Hz 的噪聲頻譜密度。使用額外的內(nèi)部 ADC 和片上信號(hào)平均，噪聲密度提高到 -156 dBFS/Hz （2x AVG） 和 -159 dBFS/Hz （4x AVG）。

每個(gè)ADC通道都可以使用支持相位相干跳頻的48位NCO連接到四頻數(shù)字下變頻器（DDC）。使用GPIO引腳進(jìn)行NCO頻率控制，可以在不到1 μs的時(shí)間內(nèi)實(shí)現(xiàn)跳頻。
*附件：adc32rf52.pdf

該ADC32RF52支持具有子類 1 確定性延遲的 JESD204B 串行數(shù)據(jù)接口，數(shù)據(jù)速率高達(dá) 13 Gbps。

高能效ADC架構(gòu)在1.5 Gsps時(shí)功耗為1.4 W/ch，并以較低的采樣率提供功率縮放。

特性

• 14位、雙通道1.5GSPS ADC
• 噪聲頻譜密度：
  • NSD = -153 dBFS/Hz（無 AVG）
  • NSD = -156 dBFS/Hz（2x 平均值）
  • NSD = -159 dBFS/Hz （4x AVG）
• 單核（非交錯(cuò)）ADC架構(gòu)
• 孔徑抖動(dòng)：50 fs
• 低近距離殘余相位噪聲：
  • 10 kHz 偏移時(shí)為 -133 dBc/Hz
• 頻譜性能（f IN = 900 MHz，-4 dBFS）：
  • 2 倍內(nèi)部平均
  • 信噪比：66.8 dBFS
  • SFDR HD2,3：74 dBc
  • SFDR 最差雜散：90 dBFS
• 輸入滿量程：1.0/1.1 Vpp （1/1.8 dBm）
• 代碼錯(cuò)誤率 （CER）：10 -15
• 全功率輸入帶寬 （-3 dB）：1.6 GHz
• JESD204B串行數(shù)據(jù)接口
  • 最大通道速率：13 Gbps
  • 支持子類 1 確定性延遲
• 數(shù)字下變頻器
  • 每個(gè)ADC通道最多4個(gè)DDC
  • 復(fù)輸出：4 倍、16 倍至 128 倍抽取
  • 48 位 NCO 相位相干跳頻
  • 快速跳頻：< 1 us
• 功耗：1.8 W/通道（2x AVG）
• 電源：1.8 V、1.2 V

參數(shù)

方框圖

ADC32RF52 是德州儀器（Texas Instruments）推出的一款 14 位、雙通道射頻采樣模數(shù)轉(zhuǎn)換器（ADC），主打高采樣速率、低噪聲與靈活的數(shù)字信號(hào)處理能力，適用于相控陣?yán)走_(dá)、頻譜分析儀、軟件定義無線電（SDR）等對(duì)信號(hào)帶寬與精度要求嚴(yán)苛的場景。以下從核心特性、性能參數(shù)、功能模塊、應(yīng)用設(shè)計(jì)及使用信息等方面展開總結(jié)。

一、核心特性與產(chǎn)品定位

1. 基礎(chǔ)參數(shù)與架構(gòu)

• 分辨率與采樣速率 ：14 位分辨率，雙通道同步采樣，最高 1.5GSPS（單通道模式下可通過內(nèi)部 averaging 優(yōu)化性能），采用 非交錯(cuò)單核心架構(gòu) ，避免交錯(cuò)失真，提升信號(hào)線性度。
• 噪聲性能 ：噪聲譜密度（NSD）表現(xiàn)優(yōu)異，無內(nèi)部平均時(shí)為 - 153dBFS/Hz，2 倍平均時(shí)優(yōu)化至 - 156dBFS/Hz，4 倍平均時(shí)可達(dá) - 159dBFS/Hz，支持低噪聲場景需求。
• 帶寬與輸入特性 ：全功率輸入帶寬（-3dB）1.6GHz，可用輸入頻率范圍覆蓋 DC 至 2GHz，支持 L 波段直接射頻采樣；模擬輸入為差分結(jié)構(gòu)，默認(rèn) 100Ω 內(nèi)部端接，可通過寄存器配置為 50Ω，滿量程輸入電壓（VFS）1.0-1.1VPP（對(duì)應(yīng) 1-1.8dBm）。

2. 環(huán)境適應(yīng)性與可靠性

• 工作溫度 ：-40°C 至 85°C（環(huán)境溫度），結(jié)溫（TJ）最高 105°C，滿足工業(yè)級(jí)應(yīng)用需求。
• ESD 防護(hù) ：人體放電模型（HBM）±1000V，帶電器件模型（CDM）±500V，符合 JEDEC 抗靜電標(biāo)準(zhǔn)。
• 封裝規(guī)格 ：64 引腳 VQFN（RTD 封裝），尺寸 9mm×9mm，最大高度 0.9mm，底部熱焊盤需焊接至 PCB 以保障散熱與機(jī)械性能。

二、關(guān)鍵性能指標(biāo)

1. 動(dòng)態(tài)性能（典型值，TA=25°C，F(xiàn)S=1.5GSPS，Dither 使能）

2. 直流性能

• 微分非線性（DNL） ：±1LSB（fIN=10MHz），無失碼，保障轉(zhuǎn)換線性度。
• 積分非線性（INL） ：±8LSB（fIN=10MHz），降低信號(hào)重建誤差。
• 偏移誤差（VOFF_ERR） ：±0.2% FSR，增益誤差（GAIN_ERR）±0.2% FSR，通道間增益匹配 ±0.2dB。

三、核心功能模塊

1. 模擬輸入與采樣時(shí)鐘

• 輸入結(jié)構(gòu) ：每通道含 2 組差分輸入（INA1±/INA2±、INB1±/INB2±），支持 1x/2x/4x 內(nèi)部平均模式：
  • 1x 平均：僅使用 INA1±/INB1±，帶寬 1.6GHz。
  • 2x 平均：INA1± 接入 2 個(gè)內(nèi)部 ADC 并行采樣，帶寬 1.5GHz。
  • 4x 平均：INA1± 與 INA2± 均接入 2 個(gè) ADC，需外部信號(hào)分壓，帶寬 1.5GHz。
• 采樣時(shí)鐘 ：差分輸入（CLKP/CLKM），100Ω 內(nèi)部端接，推薦 AC 耦合，輸入共模電壓（VICM）0.65-0.85V，時(shí)鐘占空比 45%-55%，低抖動(dòng)時(shí)鐘源（<50fs）可最大化 SNR。

2. 數(shù)字下變頻器（DDC）

• 配置靈活性 ：每通道最多 4 個(gè)獨(dú)立 DDC，支持 復(fù)數(shù)抽取 （4x/8x/16x/32x/64x/128x）與 實(shí)數(shù)抽取 （無 NCO 混頻），復(fù)數(shù)模式下通帶帶寬約 80%，實(shí)數(shù)模式約 40%。
• 數(shù)控振蕩器（NCO） ：48 位相位相干 NCO，支持快速跳頻（<1μs），每 DDC 可存儲(chǔ) 4 個(gè)頻率，通過 GPIO 或 SPI 選擇，支持相位連續(xù)與無限相位相干模式，滿足頻率捷變應(yīng)用（如雷達(dá)跳頻）。
• 濾波特性 ：抽取濾波器阻帶抑制≥85dB，支持 20 位輸出模式（針對(duì)高抽取率，避免量化噪聲限制），輸出數(shù)據(jù)擴(kuò)展至 32 位（含 12 位補(bǔ)零）。

3. JESD204B 串行接口

• 鏈路性能 ：支持最高 8 路串行 lane，單 lane 速率最高 13Gbps，8b/10b 編碼，Subclass 1 確定性延遲，支持多器件同步（SYSREF 觸發(fā)）。
• 幀配置（LMFS 參數(shù)） ：可配置 L（lane 數(shù)）、M（轉(zhuǎn)換器數(shù)）、F（每幀字節(jié)數(shù)）、S（每幀采樣數(shù)），例如 LMFS=8-2-2-4（8lane，2 轉(zhuǎn)換器，2 字節(jié) / 幀，4 采樣 / 多幀）。
• 測試模式 ：支持 PRBS（2^7 至 2^31）、斜坡信號(hào)、交替碼型輸出，用于鏈路調(diào)試與誤碼率測試。

4. 校準(zhǔn)與同步

• 前臺(tái)校準(zhǔn) ：通過 SPI 或 GPIO 觸發(fā)，校準(zhǔn) ADC 偏移與增益誤差，單次校準(zhǔn)耗時(shí)約 46ms×(1.5GSPS / 實(shí)際采樣率)，支持連續(xù)校準(zhǔn)或按需校準(zhǔn)，校準(zhǔn)期間無數(shù)據(jù)中斷。
• SYSREF 同步 ：外部 SYSREF 信號(hào)（差分輸入，100Ω 端接）用于多器件時(shí)序?qū)R，支持 AC/DC 耦合，可通過寄存器配置僅同步 NCO 或全鏈路同步，避免多 ADC 間延遲偏差。

四、電源與功耗

1. 電源需求

2. 功耗分布

• 正常模式（1x 平均） ：總功耗約 3.55W；4x 平均時(shí)增至 4.85W，主要來自額外 ADC 核心與數(shù)字濾波。
• 掉電模式 ：功耗降至 190mW，適用于設(shè)備閑置時(shí)節(jié)能。

五、應(yīng)用設(shè)計(jì)要點(diǎn)

1. 電源設(shè)計(jì)

• 供電架構(gòu) ：推薦 “開關(guān)穩(wěn)壓器 + LDO” 兩級(jí)方案，例如第一級(jí)用 LMS3635（高效率降壓），第二級(jí)用 TPS7A8400（低噪聲 LDO），AVDD12/CLKVDD 需獨(dú)立供電，避免數(shù)字噪聲耦合至模擬域。
• 去耦配置 ：每個(gè)電源引腳旁需放置 0.1μF 陶瓷電容（靠近引腳），并搭配 10μF/47μF 鉭電容，CLKVDD 對(duì)噪聲敏感，需額外增加鐵氧體磁珠濾波。

2. PCB 布局

• 模擬信號(hào) ：差分輸入（INA±/INB±）與時(shí)鐘（CLKP/M）采用 100Ω 差分布線，長度匹配誤差 < 5mil，避免過孔，減少阻抗不連續(xù)。
• 數(shù)字信號(hào) ：JESD204B 輸出（DOUTx±）采用緊密耦合 100Ω 差分線，長度匹配誤差 < 10mil，遠(yuǎn)離模擬區(qū)域以降低串?dāng)_。
• 接地與散熱 ：模擬地（AGND）與數(shù)字地（DGND）單點(diǎn)連接至公共地平面，底部熱焊盤通過過孔連接至 PCB 內(nèi)層地，確保散熱路徑通暢。

3. 初始化與配置

• 上電時(shí)序 ：先加 DVDD（1.2V），再加 AVDD12/CLKVDD，最后加 AVDD18（1.8V），復(fù)位引腳（RESETb）需拉低至少 100ns 以加載默認(rèn)寄存器。
• 關(guān)鍵寄存器配置 ：
  • 平均模式：通過 CALIBRATION 頁 0x34 寄存器選擇 1x/2x/4x 平均。
  • DDC 配置：DIGITAL 頁 0x2C（DDC 使能）與 0x2D（抽取率），DDCA/B 頁配置 NCO 頻率。
  • JESD 接口：JESD 頁 0x22（LMFS 模式）、0x21（SYSREF 使能），需同步接收端與發(fā)送端幀格式。