這款 28 位 1：2 可配置寄存器緩沖器設計用于 1.7V 至 1.9V VCC操作。每個 DIMM 需要一個設備來驅動多達 18 個 SDRAM 負載，或者每個 DIMM 需要兩個設備來驅動多達 36 個 SDRAM 負載。

除芯片選擇柵極使能 （CSGEN）、控制 （C） 和復位 （RESET） 輸入外，所有輸入均SSTL_18。 它們是 LVCMOS。所有輸出都是邊沿控制電路，針對未端接的DIMM負載進行了優(yōu)化，符合SSTL_18規(guī)格，但漏極開路誤差（QERR）輸出除外。
*附件：74sstub32868.pdf

74SSTUB32868 采用差分時鐘（CLK 和 CLK）供電。數據在 CLK 走高和 CLK 走低的交叉點上記錄。

74SSTUB32868 在奇偶校驗位 （PAR_IN） 輸入端接受來自存儲器控制器的奇偶校驗位，將其與獨立于 DIMM 的 D 輸入（C = 0 時為 D1-D5、D7、D9-D12、D17-D28;C = 1 時為 D1-D12、D17-D20、D22、D24-D28）上接收到的數據進行比較，并指示 漏極開路 QERR 引腳（低電平有效）。約定是偶數奇偶校驗，即有效奇偶校驗定義為 與 DIMM 無關的數據輸入與奇偶校驗輸入位相結合的 1 個數。要計算奇偶校驗，所有與 DIMM 無關的 D 輸入都必須連接到已知的邏輯狀態(tài)。

74SSTUB32868 包括奇偶校驗功能。奇偶校驗在應用到的數據輸入后一個周期到達，在設備的PAR_IN輸入上進行檢查。數據注冊后兩個時鐘周期，生成相應的 QERR 信號。

如果發(fā)生錯誤并且 QERR 輸出被驅動為低電平，則它將保持低電平鎖存至少兩個時鐘周期或 直到RESET被驅動為低電平。如果發(fā)生兩個或多個連續(xù)奇偶校驗錯誤，則QERR輸出被驅動為低電平并鎖存為低電平，時鐘持續(xù)時間等于奇偶校驗錯誤持續(xù)時間，或者直到RESET被驅動為低電平。如果在器件進入低功耗模式（LPM）之前，時鐘周期上發(fā)生奇偶校驗錯誤，并且QERR輸出被驅動為低電平，則在LPM持續(xù)時間加上兩個時鐘周期內或直到RESET被驅動為低電平。與 DIMM 相關的信號（DCKE0、DCKE1、DODT0、DODT1、DCS0 和 DCS1）不包括在奇偶校驗計算中。

C輸入控制從寄存器A配置（低電平時）到寄存器B配置（高電平時）的引腳配置。正常工作期間不應切換 C 輸入。它應該硬連線到有效的低電平或高電平，以將寄存器配置為所需模式。

在DDR2 RDIMM應用中，RESET被指定為相對于CLK和CLK完全異步的 時鐘。因此，無法保證兩者之間的時間關系。進入復位時，寄存器被清除，數據輸出相對于禁用差分輸入接收器的時間快速驅動為低電平。然而，當復位出來時，寄存器相對于時間迅速激活 啟用差分輸入接收器。只要數據輸入為低電平，并且時鐘在從RESET的低到高轉換到輸入接收器完全使能期間保持穩(wěn)定，74SSTUB32868的設計就必須確保輸出保持低電平，從而確保輸出上沒有毛刺。

為確保在提供穩(wěn)定時鐘之前從寄存器獲得定義的輸出，在上電期間必須將RESET保持在低電平狀態(tài)。

該器件支持低功耗待機作。當RESET為低電平時，差分輸入接收器為： 禁用和未驅動（浮動）數據、時鐘和基準電壓 （V 裁判 ） 輸入。此外，當RESET為低電平時，所有寄存器都被復位，除QERR外，所有輸出都強制為低電平。LVCMOS RESET和C輸入必須始終保持在有效的邏輯高電平或低電平。

該器件還通過監(jiān)控系統(tǒng)芯片選擇（DCS0和DCS1）和CSGEN輸入來支持低功耗有源作，并在CSGEN、DCS0和DCS1輸入為高電平時將門控Qn輸出的狀態(tài)變化。如果 CSGEN、DCS0 或 DCS1 輸入為低電平，則 Qn 輸出工作正常。此外，如果 DCS0 和 DCS1 輸入均為高電平，則器件將阻止 QERR 輸出發(fā)生狀態(tài)變化。如果 DCS0 或 DCS1 為低電平，則 QERR 輸出正常工作。RESET輸入優(yōu)先于DCS0和DCS1控制，當驅動低電平時，Qn輸出為低電平，QERR輸出為高電平。如果芯片選擇控制 不需要功能，則CSGEN輸入可以硬接線到地，在這種情況下，DCS0和DCS1的建立時間要求將與其他D數據輸入相同。控制低功耗 模式，則 CSGEN 輸入應上拉至 VCC通過上拉電阻器。

兩個V裁判引腳（A5 和 AB5）在內部連接在一起大約 150 個。但是，只需連接兩個 V 中的一個裁判引腳連接到外部V裁判電源。未使用的 V裁判引腳應以 V 結尾裁判耦合電容器。

特性

• 德州儀器 （TI） Widebus+ ? 系列成員
• 引腳排列優(yōu)化了 DDR2 DIMM PCB 布局
• 1 對 2 輸出支持堆疊式 DDR2 DIMM
• 每個 DIMM 需要一個設備
• 芯片選擇輸入可控制數據輸出的狀態(tài)變化，并最大限度地降低系統(tǒng)功耗
• 輸出邊沿控制電路可最大限度地降低未端接線路中的開關噪聲
• 支持SSTL_18數據輸入
• 差分時鐘（CLK和CLK）輸入
• 支持芯片選擇柵極使能、控制和RESET輸入上的LVCMOS開關電平
• 檢查與 DIMM 無關的數據輸入上的奇偶校驗
• 支持工業(yè)溫度范圍（-40°C 至 85°C）
• 重置輸入禁用差分輸入接收器，復位所有寄存器，并強制所有輸出為低電平，QERR除外
• 應用
  • DDR2 寄存器 DIMM

參數

?1. 核心特性?

• 屬于德州儀器Widebus+?系列，專為DDR2寄存式雙列直插內存模塊（RDIMM）設計。
• 采用1:2輸出配置，支持堆疊式DDR2 DIMM布局優(yōu)化，每個DIMM僅需1片器件即可驅動18個SDRAM負載（2片可驅動36個）。
• 支持SSTL_18數據輸入和LVCMOS控制信號（CSGEN、C、RESET），差分時鐘輸入（CLK/CLK）。
• 集成地址奇偶校驗功能：通過PAR_IN引腳接收控制器奇偶位，與DIMM獨立數據輸入（D1-D28）比對，通過QERR引腳輸出錯誤指示（偶校驗規(guī)則）。

?2. 關鍵功能模塊?

• ?低功耗控制?：
  • 通過RESET禁用差分接收器并復位寄存器（輸出強制為低，QERR除外）。
  • 芯片選擇（DCS0/DCS1）和CSGEN輸入可門控輸出狀態(tài)以降低動態(tài)功耗。
• ?配置模式?：
  • C引腳控制寄存器配置（A模式：C=0；B模式：C=1），影響數據輸入/輸出引腳映射。
• ?時序要求?：
  • 最高時鐘頻率410MHz，CLK/CLK上升/下降時間最小1ns。
  • 奇偶校驗延遲：數據輸入后2個時鐘周期生成QERR信號。

?3. 電氣參數?

• 工作電壓：1.7V至1.9V（VCC），參考電壓VREF=0.5×VCC。
• 工業(yè)級溫度范圍：-40°C至85°C。
• 輸出驅動能力：支持SSTL_18規(guī)范（除開漏QERR引腳）。

?4. 封裝與訂購信息?

• 封裝：176引腳TFBGA-ZRH（型號74SSTUB32868ZRHR）。
• 頂部標記：SB868，符合RoHS標準，MSL3級濕度敏感等級。

?5. 應用場景?

• 主要用于DDR2 RDIMM，優(yōu)化信號完整性和功耗，適用于高密度內存系統(tǒng)設計。