CDCM61004是一款高度通用、低抖動的頻率合成器，能夠 產生四個低抖動時鐘輸出，可在低壓正發射極耦合之間選擇 邏輯 （LVPECL）、低壓差分信號 （LVDS） 或低壓互補金屬氧化物 半導體 （LVCMOS） 輸出，來自 LVCMOS 輸入的低頻晶體，用于各種 有線和數據通信應用。該CDCM61004具有板載 PLL，可以 僅通過控制引腳即可輕松配置。整體輸出隨機抖動性能較小 超過 1 ps，RMS（從 10 kHz 到 20 MHz），使該器件成為要求苛刻的完美選擇 SONET、以太網、光纖通道和 SAN 等應用程序。CDCM61004 可在 小型 32 引腳、5 mm × 5 mm VQFN 封裝。
*附件：cdcm61004.pdf

該CDCM61004是一款高性能、低相位噪聲、全集成電壓控制的 振蕩器 （VCO） 時鐘合成器，具有四個通用輸出緩沖器，可配置為 兼容 LVPECL、LVDS 或 LVCMOS。每個通用輸出也可以轉換為兩個LVCMOS 輸出。此外，LVCMOS 旁路輸出時鐘可在輸出配置中提供，該配置 可以幫助晶體負載以實現精確所需的輸入頻率。它有一個 完全集成、低噪聲、基于 LC 的 VCO，工作頻率范圍為
1.75 GHz 至 2.05 GHz。

鎖相環 （PLL） 使 VCO 相對于輸入同步，這可以 要么是低頻晶體。輸出共享一個來自VCO內核的輸出分壓器。 所有設備設置都通過控制引腳結構進行管理，該結構有兩個控制 預分頻器和反饋分頻器，三個控制輸出分頻器的引腳，兩個引腳 控制輸出類型，以及一個控制輸出的引腳啟用。任何時候 PLL 設置 （包括輸入頻率、預分頻器分頻器或反饋分頻器）發生變化時，必須進行復位 通過復位控制引腳發出（設備復位為低電平有效）。復位啟動 PLL 重新校準過程以確保 PLL 鎖定。當器件處于復位狀態時，輸出和分壓器為 關閉。

輸出頻率（f 外 ）與頻率成正比 輸入時鐘（f 在 ).反饋分壓器、輸出分壓器和VCO 頻率集 f外關于 f 在 .

通過使用控制，可以從 1、2、3、4、6 或 8 中選擇輸出分頻器 引 腳。反饋分頻器和預分頻器分頻器組合可從25和3、24和3、20中選擇 和 4，或 15 和 5，也通過使用控制引腳。CDCM61004框圖顯示了CDCM61004的高級圖。

該器件在3.3 V電源環境中工作，其特點是工作溫度 –40°C 至 85°C。

特性

• 一個晶體/LVCMOS基準輸入
  ，包括24.8832 MHz、25 MHz和26.5625 MHz
• 輸入頻率范圍：21.875 MHz 至
  28.47 MHz
• 片上VCO工作頻率范圍
  為
  1.75 GHz至2.05 GHz
• 4 個輸出可用：
  • 引腳可選擇 LVPECL、LVDS 或
    2-LVCMOS;工作電壓為 3.3 V
• 提供LVCMOS旁路輸出
• 輸出頻率可通過單個輸出分頻器的 /1、/2、/3、/4、/6、
  /8 選擇
• 支持常見的 LVPECL/LVDS 輸出頻率：
  • 62.5 兆赫、74.25 兆赫、75 兆赫、77.76 兆赫、
    100 兆赫、106.25 兆赫、125 兆赫、150 兆赫、
    155.52 兆赫、156.25 兆赫、159.375 兆赫、
    187.5 兆赫、200 兆赫、212.5 兆赫、250 兆赫、
    311.04 兆赫、312.5 兆赫、622.08 兆赫、
    625 兆赫
• 支持常見的LVCMOS輸出頻率：
  • 62.5 兆赫、74.25 兆赫、75 兆赫、77.76 兆赫、
    100 兆赫、106.25 兆赫、125 兆赫、150 兆赫、
    155.52 兆赫、156.25 兆赫、159.375 兆赫、
    187.5 兆赫、200 兆赫、212.5 兆赫、250 兆赫
• 輸出頻率范圍：43.75 MHz 至
  683.264 MHz
• 內部PLL環路帶寬：400 kHz
• 高性能 PLL 內核：
  • 相位噪聲通常為–146 dBc/Hz，5 MHz失調，
    625 MHz LVPECL輸出
  • 隨機抖動通常為 0.509 ps，RMS
    （10 kHz 至 20 MHz），適用于 625 MHz LVPECL 輸出
• 輸出占空比校正至 50% （± 5%）
• LVPECL輸出上的低輸出偏斜為30 ps
• 使用控制引腳進行分頻器編程：
  • 兩個引腳，用于預分頻器/反饋分頻器
  • 三個用于輸出分壓器的引腳
  • 兩個用于輸出選擇的引腳
• 提供芯片使能控制引腳
• 3.3V 內核和 I/O 電源
• 工業溫度范圍：–40°C 至 85°C
• 5mm × 5mm、32引腳、VQFN （RHB） 封裝
• ESD 保護超過 2 kV （HBM）

參數

方框圖

?1. 產品概述?
CDCM61004是德州儀器（TI）推出的高性能、低相位噪聲時鐘發生器，集成電壓控制振蕩器（VCO），支持四種可配置輸出（LVPECL/LVDS/2×LVCMOS）。其核心特性包括：

• ?輸入頻率范圍?：21.875 MHz至28.47 MHz（支持晶體或LVCMOS參考輸入）。
• ?VCO頻率范圍?：1.75 GHz至2.05 GHz，相位噪聲低至-146 dBc/Hz（625 MHz輸出時）。
• ?輸出選項?：4路通用輸出（可獨立配置為LVPECL、LVDS或雙LVCMOS）及1路LVCMOS旁路輸出。
• ?低抖動性能?：隨機抖動典型值0.509 ps RMS（625 MHz LVPECL輸出）。

?2. 關鍵特性?

• ?靈活配置?：通過控制引腳設置分頻器（輸出分頻可選1/2/3/4/6/8）和輸出類型，無需編程。
• ?高精度?：支持SONET、以太網、光纖通道等高速通信標準所需頻率（如62.5 MHz、156.25 MHz、625 MHz等）。
• ?工業級溫度范圍?：-40°C至85°C，5 mm × 5 mm 32引腳VQFN封裝。

?3. 應用場景?

• ?數據通信?：SONET、10G以太網、光纖通道、SATA等時鐘驅動。
• ?視頻與存儲?：HDTV、PCI Express接口時鐘生成。
• ?替代方案?：低成本替代高頻晶體振蕩器。

?4. 功能模塊?

• ?PLL核心?：集成400 kHz帶寬鎖相環，支持快速鎖定（典型啟動時間2.25 ms）。
• ?輸出架構?：
  • LVPECL：需外部150Ω電阻終端，支持高達683.264 MHz頻率。
  • LVDS：100Ω差分終端，低功耗選項。
  • LVCMOS：22Ω串聯終端電阻推薦，驅動5 pF負載。

?5. 設計支持?

• ?熱管理?：需焊接裸露焊盤至PCB地平面以優化散熱（θJA=33.1°C/W）。
• ?電源濾波?：建議使用鐵氧體磁珠隔離模擬與數字電源，并配置0.1 μF去耦電容。
• ?布局指南?：高頻信號遠離晶體電路，縮短走線以減少寄生電容。

?6. 典型配置示例?

• ?以太網交換機?：25 MHz晶體輸入→1.875 GHz VCO→4路156.25 MHz LVPECL輸出（分頻比4）。
• ?功耗計算?：四路LVPECL激活時典型功耗617.1 mW（含外部電阻損耗）。

?7. 文檔結構?
包含特性描述、引腳定義、電氣規格、應用電路及布局示例，完整覆蓋設計、驗證與生產需求。