第一章：Zynq7000 系列 FPGA 介紹

Zynq 系列是賽靈思公司（Xilinx）推出的行業第一個可擴展處理平臺。旨在為 視頻監視、汽車駕駛員輔助以及工廠自動化等高端嵌入式應用提供所需的處理與計 算性能水平。
名稱由來
Zynq 這個詞很容易讓人聯想到 zinc，也就是電池、日光屏、合金制品和藥品 中最常見的化學元素鋅。鋅與其他金屬的合金可實現增強型功能，根據合金的不同 對象表現為不同的色彩。鋅最常見的用途就是電鍍，那么這個名稱與電鍍之間有什 么聯系？
在 2010 年 4 月硅谷舉行的嵌入式系統大會上，賽靈思發布了可擴展處理平臺 的架構詳情，這款基于無處不在的 ARM 處理器的SoC 可滿足復雜嵌入式系統的高性 能、低功耗和多核處理能力要求。賽靈思可擴展處理平臺芯片硬件的核心本質就是 將通用基礎雙 ARMCortex-A9MPCore 處理器系統作為“主系統”，結合低功耗 28nm 工藝技術，以實現高度的靈活性、強大的配置功能和高性能。由于該新型器件的可 編程邏輯部分基于賽靈思 28nm7 系列 FPGA，因此該系列產品的名稱中添加了
“7000”，以保持與 7 系列 FPGA 的一致性，同時也方便日后本系列新產品的命 名。
除了芯片外，賽靈思 Zynq-7000 系列還構成了最終平臺產品的基礎。賽靈思聯 盟計劃生態系統和 ARM 互聯社區的成員提供的軟件開發與硬件設計實現工具、廣泛 采用的操作系統、調試器、IP 及其他元素的工具就好像“電鍍”在一起一樣，從 而使可擴展處理平臺成為了可能。
Zynq-7000為何不是FPGA？
Zynq-7000 可擴展處理平臺是采用賽靈思新一代 FPGA（Artix-7 與 Kintex-
7FPGA）所采用的同一 28nm 可編程技術的最新產品系列。可編程邏輯可由用戶配
置，并通過“互連”模塊連接在一起，這樣可以提供用戶自定義的任意邏輯功能， 從而擴展處理系統的性能及功能。不過，與采用嵌入式處理器的 FPGA 不同，Zynq- 7000 產品系列的處理系統不僅能在開機時啟動，而且還可根據需要配置可編程邏 輯。采用這種方法，軟件編程模式與全功能的標準 ARM 處理 SoC 毫無二致。
“可擴展”意味著什么？
在軟件工程領域，可擴展性（有時會同前向兼容性相混淆）是指實現方案考慮 到未來發展需求的系統設計原理。這是一種能夠擴展系統的系統性舉措，也是實現 擴展所需的工作。擴展可體現為增加新功能，也可體現為現有功能的修改。其核心 主題就是在盡可能減少現有系統功能變動的基礎上實現變革。
在系統架構中，可擴展性意味著系統設計時包含了通過新功能擴展/改進自身 的機制和元素(hook)，而且無需對系統基礎架構進行較大的修改。良好的架構反映 了實現上述目的的設計原理，也為今后可能的構建工作制定了發展藍圖。請注意， 這通常是指最終交付的產品中包含了尚不會（實際上可能永遠不會）用到的功能和 機制，但這種功能并不是可有可無的，而是可維護性的必要元素，有助于避免產品 過早被淘汰。
ZYNQ=processor
Zynq-7000 嵌入式處理平臺系列的每款產品均采用帶有 NEON 及雙精度浮點引擎

的雙核 ARMCortex-A9MPCore 處理系統，該系統通過硬連線完成了包括 L1，L2 緩
存、存儲器控制器以及常用外設在內的全面集成。該處理系統不僅能在開機時啟動 并運行各種獨立于可編程邏輯的操作系統(OS)，而且還可根據需要配置可編程邏
輯。利用這種方法，軟件編程模式與全功能的標準 ARM 處理 SoC 毫無二致。
應用開發人員利用可編程邏輯強大的并行處理能力，不僅可以解決多種不同信 號處理應用中的大量數據處理問題，而且還能通過實施更多外設來擴展處理系統的 特性。系統和可編程邏輯之間的高帶寬 AMBA?-AXI 互聯能以極低的功耗支持千兆位 級數據傳輸，從而解決了控制、數據、I/O 和存儲器之間的常見性能瓶頸問題。
編程環境
Zynq-7000 系列提供了一個開放式設計環境，便于可編程邏輯中雙核 Cortex- A9MPCore 和定制加速器的并行開發，從而加速了產品上市進程。軟件開發人員可 以充分利用基于 Eclipse 的 XilinxPlatformStudio 軟件開發套件(SDK)、ARM 的 DS-5 和 ARMRealViewDesignSuite(RVDS)，或 ARM 互聯社區和賽靈思聯盟計劃生態 系統的領先廠商（諸如 Lauterbach、WindRiver、PetaLogix、MathWorks、
MentorGraphics、Micrium 和 MontaVista 等）提供的編譯器、調試器和應用。
此外，利用賽靈思屢獲殊榮的 ISE?設計套件的優勢，Zynq-7000 系列的可編程 結構經定制可以最大化系統級性能，滿足特定應用的各種需求。該套件提供了包括 開發工具、AMB4AXI4 即插即用 IP 核和總線功能模型(BFM)等在內的完整硬件開發 環境，有助于加速設計和驗證工作。賽靈思通過收購高級綜合技術領先公司
AutoESL 進一步提升了在工具方面的進程，提供 C，C++以及系統 C 綜合優化 Zynq- 7000 器件架構。未來的版本也將促進 Zynq-7000 產品系列中處理器和可編程邏輯 之間關鍵算法的無縫銜接。
隨著時間的推移，ARM 互聯社區和賽靈思聯盟計劃生態系統的第三方廠商將進 一步擴展上述解決方案，這是賽靈思目標設計平臺的一部分，可提供包括 IP 核、
參考設計、開發套件及其他資源等在內的高效統一的開發環境，從而滿足特定應用 和設計領域要求。
可編程邏輯架構
Zynq-7000 系列的可編程邏輯完全基于賽靈思最新 7 系列 FPGA 架構來設計，可 確保 28nm 系列器件的 IP 核、工具和性能 100%兼容。最小型的 Zynq-7000、Zynq- 7010 和 Zynq-7020 均基于專門針對低成本和低功耗優化的Artix-7 系列；較大型 的 Zynq-7030 和 Zynq-7040 器件基于包括 4 至 12 個 10.3Gbps 收發器通道，可支持 高速片外連接的中端 Kintex-7 系列。所有四款產品均采用基于 2 個 12 位
1MspsADC（模數轉換器）模塊的新型模擬混合信號模塊。

第二章：開發板概述

2.1.開發板概述
璞致電子科技 PZ7035-FH/PZ7045-FH/PZ7100-FH 開發板采用璞致電子科技自 研的核心板加底板模式。開發板分別采用 XILINX 公司的XC7Z035-2FFG900I、
XC7Z045-2FFG900I 和 XC7Z100-2FFG900I 芯片作為主控制器，三款開發板設計兼 容。開發板集成了豐富的外設資源，提供了詳盡的開發例程，為用戶的使用與驗 證提供便利。如下圖我們標示出各個外設在開發板的位置。
核心板通過四個 0.6mm 間距 120P 高速連接器扣接在底板上，使用上更加靈 活。既可以做學習使用，也可以使用核心板用于項目開發。
開發板尺寸為 170x100mm，單板的四個角各放置一個固定孔，用于安裝支撐 柱或固定單板，孔徑為 3.5mm。

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2.2.開發板資源與框圖

如下表與框圖已列出開發板板載資源，通過下表可以看到開發板所包含的 所有功能。

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2.3.開發板尺寸

如下圖標出開發板尺寸為 170x100mm，開發板的四個角各放置一個固定孔， 用于安裝支撐柱或固定單板，孔徑為 3.5mm。開發板配置了風扇、散熱片以及亞 克力防護板，為方便展示，并沒有安裝到開發板上，下圖列出了散熱片和風扇 以及對應尺寸。

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第三章:PZ7035/PZ7045/PZ7100 核心板

3.1.核心板簡介

開發板采用了核心板扣接底板的方式，對于開發板的型號取決于使用的核 心板型號。核心板提供 PZ7035-SOM、PZ7045-SOM 和 PZ7100-SOM 三款，三款接 口完全兼容，通過更換核心板方式就可以實現開發板的型號更換。如下表列出 了三款核心板的參數以及之間的差異。

3.2.核心板規格

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3.3.核心板供電

核心板供電電壓范圍是 7-12V，在模塊的四個角都留有電源輸入管腳，電源管腳 在模塊內部已做了連通，此設計是為了方便底板的電源接入，設計時只需要連接一 個角上的電源管腳核心板即可工作，電源連接需用銅皮連接且打足夠的過孔保證電 源通流能力。模塊上的所有 GND 信號都需要連接到底板上，每個 GND 通過兩個過孔 與底板連接以確保通流能力。
給模組供電的電源輸出電壓需要穩定，如果電源不穩定，則需要在模組電源輸 入前級加一級 DCDC，從較高電壓轉到低壓，DCDC 電流輸出能力可以選 4A 左右，選 擇的 DCDC 芯片需要考慮效率,以免芯片發熱嚴重。
在核心板電源輸入處需至少放置 2 顆 220uF/25V—470uF/25V 電容保證電源質 量，因核心板電流較大，在成本允許情況下建議核心板單獨使用 DCDC 電源供電,
其他外設再用一路電源，電源分開。

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3.4.核心板時鐘

核心板為PS側提供了33.333333Mhz 的時鐘輸入，輸入的管腳位置為PS_CLK_500； 為 PL 側 提 供 了 200Mhz 的 差 分 時 鐘 輸 入 ， PL 側 的 時 鐘 輸 入 管 腳 是 FPGA_13P_MRCC_34/FPGA_13N_MRCC_34，管腳位置是H9/G9；為 GTX 提供了一路 125Mhz 的差分時鐘輸入，輸入位置是 GTX 的 BANK110 的 CLK1,管腳位號是 AC8/AC7 的接入 了如下圖列出了連接方式。
需要注意的是：核心板上的 GTX CLK 可以給到 BANK109/110/111 使用,如使用 BANK112，需要在底板上加一路差分 125M 時鐘，可以參考開發板原理圖連接到 BANK112 的時鐘電路。

3.5.核心板全局復位

核心板提供了 nGST 復位按鍵，為系統復位按鍵，低電平有效。此引腳也引出到 了連接器，信號名稱為 SYS_nRST_I，方便用戶加入復位按鍵或者設計看門狗復位電 路。同時為了系統穩定，我們在核心板上加了復位芯片，復位輸出信號也引出到了 連接器上，信號名稱為 SYS_nRST_O，此信號可以用于單板其他外設的復位用，信號 電平是 3.3V。復位腳為 PS/PL 側共用復位，分別連接到 PS 側的 PS_POR_500 和 PL 側 的 IO_12P_9（管腳位置 AD18）引腳上。
如果底板上需要設計復位電路有以下幾種情況需考慮。
1）復位電路底板內部使用，只需要對地添加復位按鍵和一個 0.1uF 電容并口即 可。
2）復位電路需要預留在結構上供外部使用，需要添加對地按鍵，同時對地并聯 0.1uF 電容和 TVS 防靜電器件。

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3.7.網口連接

核心板上設計了一顆千兆以太網芯片,以太網芯片與 ZYNQ 芯片之間通過 RGMII 接口互聯，連接對應管腳見下表，以太網對外連接只需要一個帶變壓器的 RJ45 即可 使用，芯片地址 PHY_AD[2:0]=001，連接原理圖可參考下圖
注意：產品電路需要在網口信號線和 LED 上加靜電防護，0.1uF 電容選用耐壓 2KV 或者 3KV。

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3.8.EMMC管腳定義

板載 EMMC 容量 8GB，工作溫度為-40℃--+85℃,管腳定義如下表。

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3.9.QSPIFLASH

核心板設計了一路 QSPI FLASH，容量為 256Mb，用戶可以定義為 QSPI X4 來加 速啟動。QSPI FLASH 可用于存儲啟動文件和用戶文件。

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3.10.板載LED

為方便調試，核心板上放置了五顆 LED，LED 連接到 PL 側，LED 的管腳位置如下 表，當管腳輸出高電平時 LED 點亮，低電平 LED 滅。

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3.11.BANK接口電平選擇

單板上 BANK35 為 HP BANK，接口電平固定為 1.8V，BANK10/11/12/13 都可以通 過單板上提供的指示進行 0 歐姆電阻選焊，實現 1.8V/2.5V/3.3V 三種電平轉換。更 換電阻位置如下圖示，順序從左到右分別是 2.5V/3.3V/1.8V 選擇,默認焊接 3.3V 位 置，即 BANK10/11/12/13 默認接口電平為 3.3V。

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3.12.PS側DDR

PS 側配置了兩顆工業級 DDR3 芯片，單顆容量 512Mb，兩顆共計容量為 1GB， DDR3 管腳分配直接調用系統分配即可。也可以參考我司提供的例程。

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3.13.PL側DDR

PL 側配置了兩顆工業級 DDR3 芯片，單顆容量 512Mb，兩顆共計容量為 1GB,型號 為 MT41K256M16TW-107IT:P，DDR3 管腳分配參見下表。

3.14.核心板信號與等長

核心板引出到連接器的信號都做了嚴格等長，可以參考璞致提供的信號等長表 格，里面詳細列出了信號名稱和信號走線長度。

3.15.核心板封裝庫

為方便用戶快速使用核心板，我們提供了對應的封裝庫，連接器相對位置和核 心板外框絲印都已擺放好，直接調用即可。原理圖封裝提供 AD/ORCAD 兩個版本，PCB 封裝提供 AD/Allegro 兩個版本,均已存放在對應的文件夾下。另外，文件夾下提供 了核心板的 DXF 文件，方便用戶對應結構。

3.16.核心板對應連接器

核心板采用了兩個高密連接器與底板連接，底板上使用的連接器對應型號是 FX8-120S-SV，用戶可以自行購買，也可以聯系璞致客服購買。

第四章PZ7035/PZ7045/PZ7100 底板

4.1.電源供電

開發板采用 12V/3A 的適配器供電，電源接入后通過 DCDC 轉換成 8V、5V、3.3V 等多路電壓供板內器件使用。接入 12V 電源可以通過開關 S1開關來控制通斷， 電源 部分詳細電路可參考開發板對應的原理圖。

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4.2.時鐘電路

時鐘電路主要設計在核心板上，核心板為 PS 側提供了 33.33Mhz 的時鐘輸入， 輸入的管腳位置為 PS_CLK_500；為 PL 側提供了 200Mhz/125Mhz 時鐘，詳細電路可 參考核心板時鐘電路部分說明或核心板原理圖。

4.3.復位電路

開發板上有兩個復位按鍵，一路集成到核心板上了，一路在開發板上。復位信 號名稱是 SYS_nRST_I 。 同 時為 了系 統穩定 ，我們在核 心板上加 了 復位芯 片 MAX811TUES，復位輸出信號也引出到了連接器上，信號名稱為 SYS_nRST_O，此信號 可以用于單板其他外設的復位用，信號電平是 3.3V。復位腳為 PS/PL 側共用復位， 分別連接到 PS 側的 PS_POR_500 和 PL 側的 IO_12P_9（管腳位置 AD18）引腳上。

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4.4.USB轉串口

開發板使用 Silicon Labs CP2102GM 芯片實現 USB 轉 UART, USB 接口采用 Micro USB，用戶只要用一根 Micro USB 線連接到 PC 上即可進行串口通信開發。
UART 的 TX/RX 信號與 ZYNQ 的 PS 側BANK501 相連，因為BANK501 的電平為 1.8V， 但 CP2102GM 的數據電平為 3.3V, 所以我們使用 TXS0102DCUR 進行電平轉換。
如下是信號對應關系表和原理圖，TX/RX 方向為 ZYNQ 端定義。

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4.5.SD卡

開發板上設計了 SD 卡卡座，與 ZYNQ 的 PS 側 BANK501 相連，因為 BANK501 的電 平為 1.8V，但 SD 的數據電平為 3.3V,我使用TXS02612RTWR 進行電平轉換。
如下是 SD 卡的管腳分配與原理圖。

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4.6.RS485接口

開發板使用 SP3485 芯片實現 RS485, RS485 對外接口采用 2 腳 KF301 連接器。
RS485 的 TX/RX 信號與 ZYNQ 的 PS 側 BANK501 相連，即為 URAT1,因為 BANK501 的電平為 1.8V，但 SP3485EN 的數據電平為 3.3V, 所以我們使用 TXS0102DCUR 進行 電平轉換。
另外 RS485 為半雙工通信，需要做信號方向切換，此部分璞致電子科技已為用戶 考慮周全，實現信號發送和接收的自由切換。
如下是信號對應關系表和原理圖，TX/RX 方向為 ZYNQ 端定義。

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4.7.CAN接口

開發板使用 SN65HVD230D 芯片實現 CAN 通信, CAN 對外接口采用 2 腳 KF301 連 接器。CAN 的 TX/RX 信號與 ZYNQ 的 PS 側 BANK501 相連，即為 CAN0,因為 BANK501 的 電平為 1.8V，但 SN65HVD230D 的數據電平為 3.3V, 所以我們使用 TXS0102DCUR 進行 電平轉換。
如下是信號對應關系表和原理圖，TX/RX 方向為 ZYNQ 端定義。

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4.8.E2PROM

開發板上放置了一顆 64Kbit 的 EEPROM 芯片，型號為 AT24C64D-SSHM-T，與 FPGA 的 BANK34 通過 IIC 總線相連。EEPROM 讀地址是 0xA1，寫地址是 0xA0。
如下是 EEPROM 的管腳分配，詳細電路可以參考開發板原理圖。

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4.9.USB2.0接口

開發板設計了 USB PHY 和 USB HUB 芯片，擴展出 4 個 USB2.0 主接口。USB PHY 需要配置成 OTG 工作模式。
如下是 USB2.0 的引腳分配, 詳細電路可以參考開發板原理圖。

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4.10.千兆以太網

開發板上放置了一顆千兆以太網芯片。已集成到核心板上， 掛接在 PS 側，我們 定義為 PHY0。以太網芯片與 ZYNQ 芯片之間均通過 RGMII 接口互連。核心板上 PHY0 對外只需要連接集成變壓器的 RJ45 即可。PHY0 芯片地址 PHY_AD[2:0]=001，信號連 接參考下表，原理圖如下圖。

4.11.SFP接口

開發板上放置了兩路 SFP 接口，ZYNQ7035/7045/7100 支持的 GTX 接口最高速度 可以到 10Ghz。GTX 時鐘為 125Mhz，輸入管腳名稱是MGT-CLK1P-110/MGT-CLK1N-110， 管腳位置是 AC8/AC7。
如下表列出了引腳信號對應關系:

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4.12.SATA接口

開發板上設計了 1 路 SATA 接口，如下表列出了管腳對應關系，詳細電路可以參 考開發板原理圖。

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4.13.LED

核心板設計了五路 LED，開發板設計了兩路 LED，共計七路 LED。LED 高電平亮， 低電平滅。詳細電路可參考開發板原理圖。

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4.14.按鍵

開發板上設計了 2 路按鍵，按鍵上拉到 3.3V，按鍵后為低，即低電平有效。如 下表列出了按鍵的連接對應關系。

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4.15.40P擴展接口

開發板板載了一個 40P 2.54mm 間距的簡易牛角座，用于擴展信號的連接，接口 電平默認 3.3V。
如下表標出了信號所在的芯片位置，詳細連接關系參考原理圖部分。

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4.16.FMC擴展接口

開發板上設計了一路 FMC 連接器，接口類型為 HPC，如下表列出了信號對應關 系。詳細連接關系參考原理圖部分。

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4.17.PCIE2.0接口

開發板設計了PCIE2.0 接口，為 x4 接口，如下表列出了PCIE 接口對應關系。

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4.18.JTAG接口

開發板設計了一個 JTAG 接口，購買開發板后，我們會提供配套的下載器，對應 連接線序就可以下載調試板卡。

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審核編輯 黃宇