LMK04228 器件是業界高性能時鐘調節器，支持 JEDEC JESD204B。

PLL2的14個時鐘輸出可配置為使用器件和SYSREF時鐘驅動7個JESD204B轉換器或其他邏輯器件。SYSREF 可以使用直流和交流耦合提供。不僅限于JESD204B應用，14 個輸出中的每一個都可以單獨配置為傳統時鐘系統的高性能輸出。

高性能與在功率或性能之間權衡的能力、雙 VCO、保持以及每個輸出可調的模擬和數字延遲等功能相結合，使該LMK04228成為提供靈活的高性能時鐘樹的理想選擇。
*附件：lmk04228.pdf

特性

• JEDEC JESD204B支持
• 超低 RMS 抖動
  • 156 fs RMS 抖動（12 kHz 至 20 MHz）
  • 245 fs RMS 抖動（100 Hz 至 20 MHz）
  • 245.76 MHz時–162.5 dBc/Hz本底噪聲
• PLL2 提供多達 14 個差分器件時鐘
  • 多達 7 個 SYSREF 時鐘
  • 最大時鐘輸出頻率：1.25 GHz
  • 來自PLL2的LVPECL、LVDS可編程輸出
• 緩沖VCXO或PLL1的晶體輸出
  • LVPECL、LVDS、2xLVCMOS 可編程
• 雙環路PLLatinum? PLL架構
• PLL1
  • 多達 3 個冗余輸入時鐘
    • 自動和手動切換模式
    • 無中斷開關和LOS
  • 集成低噪聲晶體振蕩器電路
  • 輸入時鐘丟失時的保持模式
• PLL2
  • 歸一化 [1 Hz] PLL 本底噪聲為
    –224 dBc/Hz
  • 相位檢測器速率高達 155 MHz
  • OSCin 倍頻器
  • 兩個集成低噪聲VCO
• 50% 占空比輸出分頻，1 至 32
  （偶數和奇數）
• 精密數字延遲
• 25 ps 步進模擬延遲
• 多模：雙 PLL 或單 PLL
• 工業溫度范圍：–40°C 至 85°C
• 3.15V 至 3.45V 工作電壓
• 封裝：64 引腳 WQFN （9.0 × 9.0 × 0.8 mm）

參數

方框圖

?1. 核心功能?

• ?雙環PLL架構?：集成PLL1（參考時鐘清潔）和PLL2（頻率合成），支持JESD204B協議，提供超低RMS抖動（156 fs @12kHz-20MHz）。
• ?時鐘輸出?：14路可配置差分時鐘（LVPECL/LVDS），最高1.25 GHz，支持7路設備時鐘+7路SYSREF時鐘，適用于JESD204B轉換器或傳統時鐘系統。
• ?冗余輸入?：3路參考時鐘輸入（CLKin0/1/2），支持自動/手動切換和故障切換（Hitless Switching）。

?2. 關鍵特性?

• ?低噪聲性能?：噪聲低至-162.5 dBc/Hz（245.76 MHz），集成雙VCO（2370-2630 MHz和2920-3080 MHz）。
• ?靈活配置?：
  • 可編程輸出延遲（數字延遲3.5-32 VCO周期，模擬延遲25 ps步進）。
  • 支持晶體/VCXO輸入，提供緩沖輸出（OSCout）至LVDS/LVPECL/LVCMOS。
• ?工業級可靠性?：工作溫度-40°C至85°C，3.15-3.45V供電，64引腳WQFN封裝（9×9 mm）。

?3. 應用場景?

• 無線基礎設施、數據轉換器時鐘、網絡設備（SONET/SDH/DSLAM）、醫療/軍事/航空航天及測試測量設備。

?4. 技術細節?

• ?PLL1?：支持40 MHz相位檢測頻率，電荷泵電流可調（50-1550 μA），集成保持模式（Holdover）以應對輸入時鐘丟失。
• ?PLL2?：155 MHz相位檢測頻率，內置可編程環路濾波器（3rd/4th階），支持頻率校準（通過寄存器0x168觸發）。

?5. 編程與控制?

• 通過SPI接口配置24位寄存器，推薦按地址順序編程（0x000至0x1FFF）。
• 提供狀態引腳（Status_LD1/2）監控鎖相狀態，支持SYNC信號同步輸出時鐘相位。

?6. 設計支持?

• 推薦使用TI的Clock Design Tool和TICS Pro軟件進行頻率規劃和寄存器配置優化。

?附件內容范圍?：涵蓋器件特性、寄存器映射、電氣參數、布局指南及典型應用電路。