LMK5C23208A是一款高性能網絡同步器和抖動清除器，旨在滿足無線通信和基礎設施應用的嚴格要求。

該器件集成了兩個 DPLL 和三個 APLL，通過可編程環路帶寬 （LBW） 和一個外部環路濾波電容器提供無中斷開關和抖動衰減，從而最大限度地提高靈活性和易用性。
*附件：lmk5c23208a.pdf

APLL3 采用 TI 專有的體聲波 （BAW） 技術的超高性能 PLL。BAW APLL可以生成491.52MHz輸出時鐘，典型值為40fs/最大RMS抖動為60fs（12kHz至20MHz），而與DPLL基準輸入頻率和抖動特性無關。APLL2 和 APLL1（傳統 LC VCO）為第二或第三頻域和/或同步域提供選項。

基準電壓源驗證電路監控DPLL基準電壓源輸入，并在檢測到或丟失輸入時自動執行無中斷開關。零延遲模式 （ZDM） 提供對輸入和輸出之間相位關系的控制。

該器件可通過I2C或SPI完全編程。集成的EEPROM可用于自定義系統啟動時鐘。該器件還具有出廠默認的ROM配置文件作為后備選項。

特性

• 基于超低抖動 BAW VCO 的無線基礎設施和以太網時鐘
  • 40MHz時典型值為40fs/最大RMS抖動為57fs（491.52MHz時）
  • 245.76MHz時50fs（典型值）/62fs（最大RMS抖動）
• 2 個高性能數字鎖相環 （DPLL），帶 3 個模擬鎖相環 （APLL）
  • 可編程 DPLL 環路濾波器帶寬范圍為 1mHz 至 4kHz
  • < 1ppt DCO調頻步長
• 2 個差分或單端 DPLL 輸入
  • 1Hz （1PPS） 至 800MHz 輸入頻率
  • 數字保持和無中斷開關
• 8 個差分輸出，具有可編程 HSDS、AC-LVPECL、LVDS 和 HSCL 格式
  • 當配置在 OUT0_P/N、OUT1_P/N、GPIO1 和 GPIO2 上配置 6 個 LVCMOS 頻率輸出時，總頻率輸出高達 12 個，在 OUT3_P/N 至 OUT15_P/N 上配置 6 個差分輸出
  • 1Hz （1PPS） 至 1250MHz 輸出頻率，具有可編程擺幅和共模
  • 符合 PCIe Gen 1 至 6 標準
• I2C 或 3 線/4 線 SPI

參數

?1. 核心特性?

• ?超低抖動BAW VCO技術?：支持無線基礎設施和以太網時鐘，典型RMS抖動低至40fs（491.52MHz）和50fs（245.76MHz）。
• ?多鎖相環架構?：集成2個數字鎖相環（DPLL）和3個模擬鎖相環（APLL），支持1mHz至4kHz可編程帶寬及<1ppt頻率調節精度。
• ?輸入/輸出靈活性?：
  • 2路差分/單端DPLL輸入（1Hz至800MHz），支持無中斷切換和數字保持模式。
  • 8路差分輸出（1Hz至1250MHz），可配置為HSDS、LVDS、HCSL等多種格式，兼容PCIe Gen1-6標準。
• ?控制接口?：支持I2C或SPI編程，內置EEPROM用于自定義啟動配置。

?2. 應用場景?

• ?無線通信?：5G基站（AAS、RRU、CU/DU）、小蜂窩同步。
• ?網絡同步?：SyncE、IEEE-1588 PTP二級時鐘、OTN光傳輸網絡。
• ?工業領域?：測試測量設備、高速SerDes時鐘生成。

?3. 關鍵功能描述?

• ?BAW APLL技術?：APLL3采用體聲波諧振器，可在491.52MHz輸出下實現40fs典型抖動，不受輸入參考時鐘特性影響。
• ?參考監控與切換?：自動檢測輸入信號狀態，支持無中斷參考切換和相位對齊控制（ZeroDelay模式）。
• ?電源管理?：多電源域設計（核心、APLL、輸出驅動），需嚴格遵循上電時序（VDD先于PD#拉高）。

?4. 封裝與引腳?

• ?封裝型號?：64引腳VQFN（9mm×9mm），帶散熱焊盤。
• ?關鍵引腳?：
  • 電源引腳（如VDDO_x為輸出驅動供電，VDD_APLLx為鎖相環供電）。
  • 配置引腳（GPIO0/1/2、SCS_ADD用于I2C地址選擇）。

?5. 電氣參數?

• ?工作條件?：核心電壓3.135V–3.465V，溫度范圍-40°C至85°C。
• ?功耗?：BAW APLL典型功耗160mA，DPLL模塊55mA。
• ?ESD防護?：HBM 2000V，CDM 750V。

?6. 設計支持?

• 提供典型應用框圖（如無線基站時鐘架構）、布局建議（電容靠近IC放置）及ROM默認配置備份選項。

該文檔詳細覆蓋了器件特性、硬件設計指南及應用案例，適用于高頻低抖動時鐘同步系統的開發。