雖然芯片制造商希望能夠盡快在7nm和5nm工藝中普及極紫外線光刻技術，也就是我們通常所說的EUV，但是，現實往往是殘酷的！在芯片廠商堅持不懈的努力當中，他們悲哀的發現，EUV在應用當中，依然存在著這樣或那樣的問題，阻礙著這一技術用于實際的生產，這也是目前EUV工藝再三推遲的原因之一。

其中越來越讓人擔憂的一個問題就是，如何發現EUV過程中產生的缺陷。基于隨機效應的原理，不難發現，EUV過程中產生的缺陷也是隨機變化的，而不是可以用數據計算得到的。

這些難以避免的隨機因素，在生產過程中就會導致難以預計的隨機缺陷，譬如，圖案粗糙度缺陷或者是芯片接觸孔故障。

不過，這并不是EUV在生產過程中遇到的唯一問題！為了繼續改進這一工藝，廠商們還在繼續開發相關的光源和EUV掩模，涉及到隨機缺陷的部分將會越來越多。而正如之前所說，EUV過程中存在的隨機缺陷，對于整個工藝來說，所導致的后果往往是災難性的，常常會導致芯片故障。所以，芯片制造商必須要發現和預防EUV生產過程中存在的這些隨機缺陷，才能夠確保EUV技術真正的在7nm和5nm工藝中普及。

問題在于行業內只知道隨機缺陷問題出現在哪里，而對于為什么會發生卻沒能完全掌握，這也導致了，廠商難以預測缺陷會導致何種結果。此外，行業內的很多廠商并不具備這方面的技術來定位和測量EUV過程中隨機產生的缺陷。

即便我們看到，現在在整個行業中已經有多種多樣的計量和檢測工具來定位和測量芯片中存在的缺陷。但是對于EUV過程中隨機產生的缺陷，目前的方法常常都是無效的。

因此，對于整個行業來說，要么開發相應的解決方案解決這一問題，要么就只能一再延后EUV技術的應用。

幸運的是，一些新的技術和頗具前景的計量檢測解決方案已經在實驗室和Fab中出現。在實驗室中，廠商正在用由巨型同步加速器存儲環供電的X射線技術來獲得新的認識。在Fab中，工具供應商正在開發新的電子束計量系統和軟件技術。

定位問題

此前，由于芯片的工藝制程的提升越來越困難，格芯半導體，英特爾，三星和臺積電都希望能夠在7nm和5nm工藝中用到EUV光刻技術，來提升芯片的關鍵性能。

與此同時，ASML也正式發售了其首個量產型EUV光刻機。這一設備能夠通過電源將等離子輻射轉換成波長13.5nm的光子，然后將光線從多層反射鏡中反射出去后，光線在照射到掩模板的同時不斷向晶圓移動。

圖一：精確的反射光 來源：ASML/Carl Zeiss SMT Gmbh

接著，光子撞擊到光刻膠并產生化學反應。光刻膠作為一種光敏聚合物能夠在化學反應的作用下使器件形成預設中的圖案。

這一原理在今天的248nm和193nm波長的光刻技術中被廣泛使用，雖然芯片廠商采用的是化學放大光刻膠（CARs），但是原理大致如此。在光刻過程中，光子撞擊光刻膠產生酸，然后在曝光后烘烤的過程中，在進行酸催化反應。雖然原理大致相同，但是對于EUV來說，反應是完全不同的。

因為，EUV單光子所包含的能量（92eV）是193nm波長單光子所包含能量(6.4eV)的14倍以上。所以，在相同的曝光量下，EUV光子的數量減少了14倍。

在EUV工藝中，光子首先被光刻膠吸收，產生電子。然后這些電子產生次級電子，次級電子擊中光酸產生劑，產生光酸。然后將光刻膠經過烘烤后，之前產生的光酸將會通過材料進行擴散。

而以上所說的化學反應就是隨機缺陷產生的源頭，然而最大的困難就是這些反應中存在這許多未知因素的干擾。“由于這一復雜的物理化學反應過程存在著一些未知因素，因此整個行業對它還缺乏相對完整的理解。”IMEC的董事Gregory McIntyre表示。

按照IMEC解釋來看，在這一過程中至少存在著一對未知因素。

首先，在反應過程中被光刻膠吸收的光子數量的變化。

其次，光子能夠產生多少電子，多少電子能夠轉化為次級電子，以及其中涉及到的能級的變化。

因此，當EUV照射光刻膠時，每一次都可能產生不同的結果，最要命的就是，這些結果幾乎都是隨機的。

在EUV過程中，當光子多次連續不斷的擊中光刻膠的時候，每一次產生的結果也可能不同。從其中一種結果向下一種結果演變的現象，我們稱之為光量子散射噪聲。

無論是隨機性還是量子散射噪聲都是關鍵問題，“整個行業在7nm工藝的生產過程中，還能夠勉強使用EUV技術。但是，業界普遍認為，隨著工藝的提升，量子噪聲問題將會成為下一個EUV不得不克服的問題。”D2S的首席執行官Aki Fujimura表示。

在每一個工藝節點中，由隨機效應產生的實際缺陷隨時都會產生并且一直存在著。“但是由于芯片的尺寸在縮小，相對而言這些缺陷所造成的影響就會急劇增加，尤其是當工藝從7nm縮小到5nm的時候，問題更加嚴重。”Fractilia的首席技術官 Chris Mack認為。

此外，還存著在其他一些問題。

“在成像過程中，需要襯底和光刻膠之間能夠很好的匹配。”Brewer Science的首席技術官James Lamb表示，“我們所要面臨的挑戰除了如何讓芯片變得更薄之外，就是如何消除存在的隨機缺陷，、LER 和 LWR圖形邊緣粗糙度。”

一個異常復雜的問題，“我們的目標是減少隨機缺陷的數量和可能產生的影響，這往往需要付出更多的時間來發現和解決缺陷，”Lamb說。

發現缺陷是一項艱巨的任務，但是絕不僅僅是唯一需要克服的挑戰。“當今我們要克服的不僅僅是缺陷的數量，還有在正確的節點發現真正需要克服的缺陷。”Lam Research的總經理Richard Wise認為，“問題在于，很多時候在工藝過程中，隨機缺陷是很難被發現的，因為光刻膠與其內部物質的界限并不是很明顯。而且，當光刻膠曝光不足的時候，就無法產生足夠的光子，這時候產生的缺陷非常小，需要花費非常多的精力去尋找。”

哪一個缺陷才是必須要克服的。“通常需要一天的時間才能夠找到一個缺陷。”Wise強調，在一般情況下，任何一個被忽視的缺陷都可能讓產品報廢。

實驗室中的挑戰

圖2：EUV光刻膠中錫氧籠化合物的分子結構 來源：ARCNL

為了更加深入的了解這些分子結構，ARCNL用HAXPES（X射線光電子能譜技術）來測量和探測材料中的電子特性。

圖3：HAXPES光譜儀 來源：HZB

在這種情況下，HAXPES光譜儀是由來自HZB的同步輻射光源供電，同步輻射光源是一個巨大的圓環，能夠產生X射線光譜輻射。

圖4：電子儲存環BESSY II 來源：HZB

Fab中的挑戰

除了實驗室中，在Fab中也存在著諸多的挑戰。由于生產模式的不同，在EUV工藝過程中，往往會隨機產生一些邊緣粗糙的圖案。事實上，圖案邊緣有時候是粗糙的，我們稱之為線邊緣粗糙度（LER），一般反映的是圖案邊緣上的變化。

圖5：線邊緣粗糙度（LER） 來源：Lithoguru, Fractilia

線邊緣粗糙度也會產生非常嚴重的問題。

首先，它會影響晶體管的性能。

其次，線邊緣粗糙度不會隨著特征尺寸的縮小而縮小。根據Fractilia的說法尤其是在10nm以下，這些粗糙度將會對芯片本身的性能產生很大影響。

如何衡量這一粗糙度呢？有時候會使用掃描電子顯微鏡（CD-SEM）來進行量測。CD-SEM機臺將電子束發射到樣品當中，與樣品中的電子相互作用，再將信號反饋回系統，從而實現自上而下，測量寬度與高度。

通過測量線邊緣粗糙度，能夠檢測圖案邊緣處可能存在的問題。目前，根據國際半導體技術發展路線圖ITRS的定義，線邊緣粗糙度的度量范圍為量測2μm長的圖形的線寬的3σ 變異量。

Fractilia的Mack表示，”在10nm范圍以下，半導體工程師需要更加清晰地認識圖像粗糙對工藝和器件性能的影響，“問題在于，目前并沒有更好的工具和技術來達成這一目的。

此外，CD-SEM在使用過程中的信噪比也會成為一個重要的問題，其產生的誤差，與實際值之間總會存在一定的差值。

為了解決這一問題，Fractilia最近推出了一款用于測量LER的軟件工具，并可與不同供應商的CD-SEM機臺一起工作，這一軟件能夠幫助減少測量過程中產生的誤差，并預測粗糙度可能帶來的影響。

通常情況下，CD-SEM掃描產生的圖像樣本可以用ALM線性掃描量測模型進行處理。“而Fractilia提供的軟件雖然不能直接使用ALM，但是卻可以替代ALM檢測SEM圖像中的所有特征圖案的邊緣。這是該軟件能做到的第一步。除此之外，該軟件還可以檢測并計算邊緣的功率譜密度PSD，畢竟最難的部分就是從SEM圖像中檢測到邊緣。”Mack強調。

圖6：Fractilia技術測量的圖像粗糙度

計算功率譜密度（PSD）非常關鍵。“PSD是一種統計粗糙邊緣的數學方法。”Mack解釋道，“PSD給出的不僅僅是簡單的數據，完整的分析中還包含低頻率下的粗糙度，以及高頻下的粗糙度有多大。所以，我們能把PSD看做是超多信息的集合，遠超我們所需要的數據。”

換句話來說，之前所說的3σ的數據并不足以支撐整個線邊緣粗糙度（LER），實際工作中需要更多的數據。

“線邊緣粗糙度的表征也不應當只局限在平均的偏差數計算上。”東京電子美國技術研發中心的蝕刻工藝開發經理Angélique Raley表示。

“想要了解從光刻到刻蝕底層的粗糙度傳播，更深入地理解不同頻域的線寬粗糙度是不可或缺的。”Raley認為，了解低，中，高頻域是否造成整個過程的粗糙度變化是識別和解決這一變化的根本的途徑和關鍵。

錯誤的接觸

現在，Fractilia和其他一些組織正在著手解決下一個挑戰——接觸孔故障。

現在比較先進的邏輯芯片都包含了數十億個或者更多的微型接觸點，如果在EUV的過程中存在任何一點故障，都可能誘發隨機缺陷，最可怕的就是，任何一個錯誤的接觸，都有可能使整個芯片失效。

一個錯誤的接觸孔可能包括一個并不需要的微連接micro bridge或者是兩個接觸孔完全合并到一起，通常我們稱之為“缺失或者錯誤的接觸孔”。

“在45nm的工藝下，你可能知道芯片缺陷是由特定位置的設計造成的。對于EUV工藝而言，更大的挑戰在于，這些缺陷更加隨機。”KLA-Tencor全球客戶高級主管Neeraj Khanna認為，“在EUV工藝中，需要更多的過程控制，才能夠控制成品率。雖然，通過調試，工程師能夠找到盡可能多的缺陷。然而，我們真正要做的是找到缺陷的根源，而不是單純找到缺陷。相對于16nm/14nm工藝而言，7nm工藝需要更小的工藝窗口。”

當然，挑戰還不僅限于此。

“除了錯誤的接觸孔。我們還需要看一下是否可以用EUV工藝來制作SAQP工藝的分割層。當然，只要解決了各方面的問題，原本需要用到多次不同掩膜版曝光才能完成的分割層，現在通過EUV一次掩膜版曝光就可以實現。”應用材料計量與過程控制部主任Ofer Adan認為，“我們不僅需要檢查分割圖形的CD，還需要檢查布局。這就是所謂的邊緣放置誤差。”

以上所說的一切給Fab廠帶來了不少麻煩。

理論上，芯片制造商必須對晶圓上的每一塊芯片進行取樣研究，尋找造成隨機缺陷的接觸孔。

但是這種工作往往是令人望而生畏的，因為數量過于龐大，因此，這就要求行業內必須推出一種測量工具，進行更加快捷的測量以針對即使不是上億次也是數百萬次的檢測需求。

為此，應用材料和ASML正在開發一種新的電子束檢驗機臺，或者所謂的大規模的CD量測機臺。這一機臺準確來說就是一個增強的電子束檢測系統，類似CD-SEM和OVL套刻精度測量機臺。

CD-SEM測量通常只能局限在比較小的范圍內，這就使得電子束檢測的時候需要降低靈敏度才能夠發現芯片中的最小缺陷，所以檢測速度并不快。

兩全其美的方法則是電子束檢驗技術，設備制造商采用電子束檢測系統，并在CD-SEM中加入圖像測量算法，就使得機器能夠在全局范圍內進行測量。

“電子束量測機臺測量的越快，在短時間內在每個晶圓上的測量值就越多。”GlobalFoundries的先進工藝模組副總監兼高級經理Alok Vaid強調，“雖然這仍然屬于電子束的范疇，但是卻可以獲得更大的視野，也就意味著能夠看到的更多。當視野的分辨率和成像技術足夠成熟，就能夠獲得更多的信息來加速測量。”

不過，至少現在這一工具也存在著一些局限性。它只能夠提供一部分測量數據，而不是全部的測量數據，該工具能夠同時處理數以百萬計的測量，所以，行業內還是需要更加先進的工具。

說在最后的話