生成式 AI 引領智能革命成為產業升級的核心動力并點燃了“百模大戰”。多樣化的大模型應用激增對高性能AI 芯片的需求，促使行業在摩爾定律放緩的背景下，加速推進2.5D、3D及3.5D異構集成技術。與此同時，AI 的驅動作用正在助力 EDA 和半導體產業實現顛覆性的變革。

在現今 AI 時代，AI 芯片設計將面臨哪些挑戰？EDA 與 IP 工具又將如何借助 AI 的力量來應對這些挑戰？12 月 11-12 日上海集成電路 2024 年度產業發展論壇暨第三十屆中國集成電路設計業展覽會（ICCAD - Expo 2024）上，楷登電子（Cadence）數字設計及簽核事業部產品驗證群總監李玉童，以及楷登電子技術支持總監李志勇分別帶來了題為《3D-IC —— 打破 AI 芯片的設計桎梏》以及《基于標準的協議對未來人工智能工作負載至關重要》的精彩演講，深入探討了這些問題。

3D-IC —— 打破 AI 芯片的設計桎梏

生成式AI推動了大模型應用的蓬勃發展，這一浪潮已蔓延至EDA領域，Cadence 推出全面的“芯片到系統” AI 驅動的EDA工具平臺Cadence JedAI Platform正是在 AI 大模型的推動下應運而生的工具。通過 JedAI 這個統一的數據平臺，可以有效地進行數據存儲、分類、壓縮和管理，推動 EDA 工具和設計流程的自我學習優化，從而實現生產力的極大提升以及功耗、性能和面積（PPA）的進一步優化。

李玉童在演講中介紹，JedAI平臺采用分層的大型語言模型（LLM）訓練架構，包含四個層級。最底層是開源基礎模型，由第三方利用公共數據進行訓練。在此基礎上，Cadence 利用專有數據訓練出專屬模型，以更好地滿足芯片設計客戶的需求。客戶可以在 Cadence 模型的基礎上，使用自身的數據進行進一步訓練，從而生成私有模型。最頂層是用戶界面，允許用戶通過自然語言輸入各種請求，與 Cadence JedAI 大型語言模型進行交互，以獲得所需的專業解答。諸如此類的大模型應用中，AI 芯片成為支撐引擎，為大模型應用提供強有力的支持。而大模型應用的繁盛，讓 AI 芯片的發展來到了一個新高度。

不難看出，LLM 的參數量指數級增長對與處理器匹配的內存系統提出了更高的要求，AI 存儲要求更大容量、更大帶寬、更低功耗，從而使得 AI 芯片的設計面臨前所未有的挑戰。

HBM 是此前克服“內存墻”（Memory Walls）的主要解決方案，其強大的 I/O 并行化能力，使 HBM 成為 Al 系統中用于訓練和推理的高規格存儲設備，且已經成為大部分高端數據中心 GPU 和 SoC 的標配。當下業內正在開發的 DRAM-on-Logic 堆疊方案，有望將 AI 芯片帶寬進一步提升至 32TB/s，使得 AI 大模型應用響應速度進一步加快，更接近人類直接交流。然而，3D 堆疊技術雖然能解決 AI 芯片內存墻的問題，卻也需要面對從 2D 到 3D 芯片設計方法轉變的挑戰。

李玉童詳細介紹了封裝級 3D-IC 和晶圓級 3D-IC（3D-SoIC/X-Cube）、同構與異構 3D-IC 等 3D-IC 路線圖和挑戰。如果將多個 2.5D、3D 封裝的芯片堆疊到同一個系統級芯片封裝中，就得到了所謂的 3.5D-IC。從 2.5D 到 3D-IC 乃至 3.5D-IC，對于 AI 芯片而言，無論是帶寬，還是處理單位數據的能效比所帶來的優勢都是無與倫比的。同時，因為芯片堆疊產生了與堆疊的不同組件和整個系統相關的新復雜性，該技術也在三維芯片架構和系統規劃，不同層間的鍵合策略選擇，傳輸層和運算層的 Bump 對齊、時鐘樹協同優化，以及系統層次的 STA、IR-Drop、Thermal、LVS 等方面帶來新的挑戰。

李玉童強調，隨著摩爾定律逐漸失效，晶圓級 3D-IC 已成為行業的焦點，3D-IC 的先進性將極大地豐富系統公司從系統方面提升芯片性能的手段。Cadence 自 2018 年起就專注于各種類型的同構異構集成技術，成為業內首個推出從芯片到系統完整解決方案的 EDA 公司，并推出了業界首個高性能高集成度的CadenceIntegrity 3D-IC Platform 平臺。

該平臺整合了系統規劃、封裝和設計流程早中后期系統級分析功能，可提供芯片上（on-chip）以及芯片外（off-chip）的跨芯片的時序分析、供電網絡規劃、IR 和熱分析以及不依賴第三方規則文件的系統級 LVS/DRC 物理驗證，幫助系統設計師從 3D-IC 項目初期規劃、分析三維芯片系統的堆疊方案選擇（2.5D/3D, Face2Face / Face2Back / Back2Back），并利用多物理場系統分析技術，基于不同階段項目參考庫文件和網表從零到 100%的不同完成度，探索、分析、迭代及決策 3D-IC 最佳系統架構。

這將幫助 3D-IC 設計實現團隊有充裕的三維物理時序功耗設計裕量進行跨芯片并行數字后端實現，并無縫調用 Cadence 的 Virtuoso和Allegro模擬和封裝實現平臺進行協同設計。

最后，李玉童分別通過以客戶同構設計、異構設計芯片的流片項目為例，詳細闡述了在一個完整的設計流程內如何通過該平臺來進行熱分析、功耗分析、裸片間靜態時序分析和物理驗證，優化系統性能。他強調，3D-IC 技術的發展將為高帶寬 AI 芯片的性能提升帶來革命性的變化，Cadence 將通過不斷創新和優化其設計平臺，致力于幫助客戶克服技術挑戰，實現更高的產品性能和市場競爭力。

基于標準的協議

對未來人工智能工作負載至關重要

在分論壇上，李志勇首先分析了 AI 時代的市場趨勢和關鍵驅動因素，以及生成式 AI 對半導體行業的重大影響。在不同的 AI 應用中，對處理器和 SoC 的需求各不相同，不同的工作負載需要不同的系統構成。李志勇指出，無論是推理、訓練、數據挖掘或圖形分析，異構應用都需要非常獨特的解決方案才能優化實施。這些技術使用不同的系統架構和資源，在 HPC/AI 領域并不存在一種適合所有情況的最佳系統架構。也正是因此，面對不同 AI 應用需求的各類 AI 處理器和 SoC 架構將面臨前所未有的設計挑戰。

首先，數據傳輸設計是關鍵，通用設計的復用將帶來增量性能和成本方面的優勢，包括計算、內存和 I/O 等。其次，標準接口是設計的關鍵組成部分。當前市場上的各類主流及創新架構均大量使用了各種標準接口，HPC、AI/ML 和云對各類 IP 的需求正在不斷增加。最后，隨著摩爾定律來到極限，以 UCIe 和其他形式實現的 D2D 接口的封裝和標準化方面的進步使分解和基于芯粒的設計正在成為現實。

Cadence 通過不斷創新和優化全棧 IP 解決方案，幫助客戶克服 AI 芯片設計挑戰。在存儲接口方面，Cadence 的協議選項涵蓋先進技術節點中所有最新標準和數據速率的深度解決方案組合，包括 DDR、LPDDR、GDDR、HBM等，可幫助客戶利用多功能內核以更快的速度完成更多任務，全面滿足客戶從存儲到 AI，再到圖形和內存擴展器的各種應用需求。

在高速串行接口方面，Cadence 是唯一一家擁有 8 通道 Gen6 控制器和 PHY 測試芯片的 IP 提供商，同時，Cadence 在 PCIe 7 也將保持領先，Gen7 已經向客戶演示了 demo，并有望在 2027 年滿足市場需求。

在高速以太網方面，Cadence 的解決方案包括業界領先的 224G/112G/56G 物理層 IP 和控制器 IP，可支持高達 800G/1.6T 的子系統，還展現出卓越的硅性能，在 Cadence 測試芯片和客戶生產芯片中均已得到驗證。

與此同時，隨著 Chiplet 成為后摩爾時代的共識，D2D 接口 IP 需求迅速增加。Cadence 已推出使用 UCIe 標準接口實現處理器、系統 IP 和內存 IP 的高效集成解決方案，可滿足高性能計算、汽車和數據中心行業不斷變化的需求，并幫助客戶克服設計挑戰并加快產品上市時間。