嵌入式硬件專家瑞薩電子宣布推出首款基于免費開放的 RISC-V 指令集架構 (ISA) 的完全自主研發的處理器內核。

眾所周知，在過去，該公司已經推出了采用晶心科技RISC-V內核的產品，如32位語音控制ASSP、電機控制ASSP和64位通用微處理器“RZ/Five”，但它還沒有利用通過這項技術，該公司計劃提高其在 RISC-V 市場的地位。

瑞薩電子的 Giancarlo Parodi 在談到該技術時表示：“RISC-V ISA 在半導體行業中的日益普及是創新的福音。它為設計人員提供了前所未有的靈活性，并將緩慢而穩定地挑戰和改變嵌入式系統的當前格局。”該公司最新的微控制器的背后。“過去，瑞薩電子已經采用了 RISC-V 技術，引入了基于 Andes Technology Corp 開發的 CPU 內核構建的用于語音控制和電機控制的 32 位 ASSP 器件。令人興奮的下一步是[我們的]首款內置 -內部設計的 CPU 核心。

雖然瑞薩電子尚未透露將使用其內部核心的部件的完整產品細節，但它已經確認了有關核心本身的一些技術細節。框圖顯示了單個 32 位 RISC-V 內核，具有性能提升的動態分支預測器、硬件乘法器/除法器、向量中斷控制器、堆棧監視器寄存器、獨立的指令和數據總線以及緊湊型 JTAG (cJTAG)/ JTAG 調試功能。它還承諾 3.27 CoreMark/MHz)的性能水平——盡管時鐘速度尚不清楚。

“該 CPU 適用于許多不同的應用環境。它可以用作主 CPU 或管理片上子系統，甚至嵌入到專門的 ASSP [特定應用標準產品] 設備中，”Parodi 聲稱。“顯然它非常靈活。其次，在硅片面積方面，該實施非常高效，除了對成本影響較小的明顯效果之外，還有助于降低待機期間的工作電流和漏電流。第三，盡管針對小型嵌入式系統，但它提供了令人驚訝的高水平計算吞吐量，甚至可以滿足深度嵌入式應用日益苛刻的性能要求。”

該核心利用免費開放的 RISC-V 指令集架構及其多個擴展：Parodi 表示，該核心實現了帶有乘法 (M)、原子訪問 (A)、壓縮指令 (C) 的 RV32I 或 RV32E ISA ，以及位操作 (B) 擴展。Parodi 聲稱：“這就是 RISC-V ISA 概念的美妙之處，它是從頭開始構建的，允許設計人員根據目標用例選擇要包含在處理器中的元素，并最終優化由此產生的功耗、性能和芯片占用空間之間的權衡。”

瑞薩電子表示，目前正在向“精選客戶”提供帶有新內核的芯片樣品，首批商用芯片將于明年第一季度推出。

RISC-V 的核心：新視野

RISC-V ISA 在半導體行業中的日益普及是創新的福音。它為設計人員提供了前所未有的靈活性，并將緩慢而穩定地挑戰和改變嵌入式系統的當前格局。過去，瑞薩電子曾采用 RISC-V 技術，推出基于晶心科技開發的 CPU 內核的 32 位 ASSP 設備，用于語音控制和電機控制。

令人興奮的下一步是第一個內部設計的 CPU 內核的推出。CPU 的高級框圖如下所示：

但它有什么特別之處呢？首先，該CPU適用于許多不同的應用環境。它可以用作主 CPU 或管理片上子系統，甚至嵌入到專用 ASSP 設備中。顯然它非常靈活。其次，該實施方案在硅面積方面非常高效，除了成本影響較小的明顯效果外，還有助于降低待機期間的工作電流和漏電流。第三，盡管它針對的是小型嵌入式系統，但它提供了令人驚訝的高水平計算吞吐量，甚至可以滿足深度嵌入式應用日益苛刻的性能要求。

在此基礎上，實施者可以在 RV32“I”或“E”選項之間進行選擇，以優化通用寄存器的可用數量。例如，在小型子系統不需要處理復雜的堆棧和應用程序但專用于服務特定外圍設備或執行內務任務的情況下。

RISC-V ISA 還預見了幾種“擴展”，它們以比使用標準強制 ISA 更好或更有效的方式實現特定功能。瑞薩電子選擇整合其中的幾個：

M擴展–加速并優化乘法（和除法）運算，利用硬件乘法器和除法器單元實現最快的指令執行;

A擴展–支持原子訪問指令，可作為并發和獨占訪問管理的基礎（通常在基于 RTOS 的系統中）;

C 擴展–定義僅以 16 位編碼的壓縮指令，特別有趣，因為它們可以輕松地為常見和頻繁指令節省內存空間，從而允許編譯器在可能的情況下選擇這些優化；一個簡單的技巧，可以縮小代碼并同時提高性能;

B 擴展–添加了多個位操作指令，這對于基于位域編碼值管理外設寄存器、協議和數據結構的應用程序來說具有位優勢，其中一組組成的通用指令的功能通常可以由單個專用指令代替;

這就是 RISC-V ISA 概念的美妙之處，它是從頭開始構建的，允許設計人員根據其目標用例選擇要包含在處理器中的元素，從而優化由此產生的功耗、性能和芯片占用空間。從工程角度來看，這是一種非常優雅的方式，可以確保您只為那些您真正想要實現的事情“付出代價”。

為了增強應用軟件的魯棒性，添加了堆棧監控寄存器。這對于檢測和防止堆棧內存溢出非常有用，這是非常常見的問題，但有時很難僅通過測試覆蓋率來發現。由于這些問題可能會損害系統的完整性并在運行時產生應用程序錯誤行為，因此這是一個非常好的功能，也是控制此類不可預見事件的基本安全網。

即使是最簡單的控制系統通常也必須管理多個決策路徑來為應用程序提供服務并隨時調用適當的處理例程。或者對數據緩沖區反復執行一些重復計算。因此，實現的代碼將具有多個分支、循環和決策點，其中程序流程可能會根據上下文而改變。由于這種模式很常見，CPU 還具有動態分支預測單元，以使此類處理更加高效。分支預測器的作用是觀察代碼行為，然后動態推斷在此類控制循環期間最有可能執行的下一條指令。如果我們假設它在這方面做得很好，那么在選擇下一條要獲取執行的指令時做出正確的猜測，它將顯著提高平均代碼執行吞吐量。

下一個要提到的構建塊與調試功能有關。除了標準Jtag外，CPU還支持兩線緊湊型Jtag調試接口，非常適合用戶應用引腳數量有限的最小微控制器封裝。CPU 中還實現了多個性能監視器寄存器，從而可以輕松地對所執行代碼的運行時行為進行基準測試。

任何嵌入式系統的另一個關鍵因素是對事件的響應能力，在微控制器級別的深度嵌入式設備中，硬實時行為是強制要求的，這意味著應用程序有有限的時間來響應特定事件。低響應延遲可以帶來許多不同的好處：允許應用程序為更多并發事件提供服務，提供合理的時間裕度以確保正確的任務處理，或者可能限制 CPU 速度以節省更多電量。

在架構層面，瑞薩電子的實現添加了寄存器組保存功能，以改善延遲并使開發人員能夠享受其優勢。在中斷服務的情況下，或者當嵌入式 RTOS 必須交換當前執行的線程以響應事件時，可以備份和恢復 CPU 工作寄存器并加速上下文切換，舉兩個幾乎直接的例子。

為了進一步幫助開發人員對應用程序進行基準測試并驗證其行為，還可以使用高效且緊湊的指令跟蹤單元，該單元可以進一步深入了解系統的運行時行為。

這概述了有關 CPU 功能的詳細信息，其中一些功能可以根據應用和市場要求進行選擇。但是，在評估和制造基于這種新技術的實際產品時，還應該考慮什么？首先，所需的工具鏈可作為開發和部署解決方案所需基礎設施的一部分。客戶將能夠受益于帶有配置插件的 Renesas e 2 studio 環境或任何支持基于 RISC-V 的 MCU 的主要商業第三方 IDE。這些都可以使用了。

其次，CPU 實現不僅僅是模擬的，其功能已經在真實的硅產品實現中進行了設計和驗證。使用基于 LLVM 的開源編譯器工具鏈時，初始基準測試顯示出令人印象深刻的 3.27 CoreMark/MHz 性能，優于市場上的同類架構。一旦第一個產品于 2024 年初推出，有關這一優異成績的更多詳細信息將在EEMBC 網站上找到。正如許多人所指出的，專有商業編譯器的性能一旦經過驗證，預計將比初步結果更高。

這款新 CPU 是后續步驟的基石，為現有瑞薩 MCU 產品組合創建了一個額外的補充選項。瑞薩電子已準備好為客戶提供最廣泛的解決方案，其中包括不斷發展的創新 RISC-V 架構。

審核編輯：劉清