來源：半導(dǎo)體小馬；作者：小馬

前面分享了先進(jìn)封裝的四要素一分鐘讓你明白什么是先進(jìn)封裝，今天分享一下先進(jìn)封裝四要素中的再布線（RDL）。

RDL（Redistribution Layer）即重分布層，是先進(jìn)封裝中實(shí)現(xiàn)芯片水平方向電氣延伸和互連的關(guān)鍵技術(shù)，在 3D/2.5D 封裝集成以及 FOWLP（扇出型晶圓級(jí)封裝）中應(yīng)用廣泛。

一、工作原理

通過在芯片表面沉積金屬層和相應(yīng)的介電層，形成金屬導(dǎo)線，將 IO 端口重新設(shè)計(jì)到更寬敞的區(qū)域，構(gòu)建出表面陣列布局。簡(jiǎn)單來說，就是把芯片原本位于邊緣或四周的 I/O 觸點(diǎn)，通過半導(dǎo)體工藝延伸到芯片表面其他位置，擴(kuò)展布局到占位更寬松的區(qū)域，實(shí)現(xiàn) I/O 觸點(diǎn)的重新布線。

二、優(yōu)勢(shì)

降低設(shè)備成本：打破了傳統(tǒng)封裝中昂貴且耗時(shí)的引線鍵合和倒裝芯片鍵合工藝的束縛，通過減少設(shè)備所需的元件數(shù)量，有效降低設(shè)備成本。

減少占地面積：可將多個(gè)芯片集成到單個(gè)封裝中，極大地減少器件的整體占地面積，滿足智能手機(jī)、可穿戴設(shè)備等對(duì)空間要求極高的產(chǎn)品需求。

改善電氣性能：RDL 中介層信號(hào)通孔尺寸極小，可大幅改善 SerDes 信號(hào)完整性，其金屬厚度優(yōu)勢(shì)也能提升內(nèi)存 SI，同時(shí)低損耗介電材料可降低介電損耗，優(yōu)化整個(gè)封裝的電氣性能。

提高設(shè)計(jì)靈活性：RDL介質(zhì)層利用精細(xì)的線路寬度和間距，減少路由干擾，支持更多引腳數(shù)量，使 I/O 觸點(diǎn)間距更靈活，凸點(diǎn)面積更大，為芯片設(shè)計(jì)提供更大自由度。

三、工藝流程

在重新分配層工藝中，首先通過濺射工藝創(chuàng)建一層金屬薄膜，之后在金屬薄膜上涂覆厚層光刻膠。隨后利用光刻工藝?yán)L制電路圖案，在電路圖案的曝光區(qū)域電鍍金層，以形成金屬引線。由于重新分配工藝本身就是重建焊盤的工藝，因此確保引線鍵合強(qiáng)度是十分重要的。這也正是被廣泛用于引線鍵合的材料—金，被用于電鍍的原因。

四、應(yīng)用領(lǐng)域

RDL 技術(shù)已廣泛應(yīng)用于MEMS器件、傳感器、功率器件、存儲(chǔ)器、微處理器和圖形處理器等眾多領(lǐng)域的封裝，為實(shí)現(xiàn)更小、更快、更高效的芯片設(shè)計(jì)提供技術(shù)支撐。

在WLP中：在FIWLP/FOWLP中，RDL是最為關(guān)鍵的技術(shù)，通過RDL將IOPad進(jìn)行扇入Fan-In或扇出Fan-Out，形成不同類型的晶圓級(jí)封裝。

在2.5D中：除了硅基板上的TSV，RDL同樣不可或缺，通過RDL將網(wǎng)絡(luò)互聯(lián)并分布到不同的位置，從而將硅基板上方芯片的Bump和基板下方的Bump連接。

在3D中：對(duì)于上下堆疊是同一種芯片，通常TSV就可以直接完成電氣互聯(lián)功能了，而堆疊上下如果是不同類型芯片，則需要通過RDL重新布線層將上下層芯片的IO進(jìn)行對(duì)準(zhǔn)，從而完成電氣互聯(lián)。

五、技術(shù)發(fā)展

目前 4 層 RDL 技術(shù)已經(jīng)成熟，良率可達(dá) 99%，能滿足約 85% 的封裝需求。未來，RDL 工藝將朝著提高粘附力，減少熱循環(huán)過程中的機(jī)械應(yīng)力和熱應(yīng)力的方向發(fā)展，同時(shí)對(duì)布線檢測(cè)等設(shè)備也提出了更高要求。