無論是芯片開發者還是終端用戶，肯定都不希望芯片出現故障。尤其是對于自動駕駛和宇宙探索等任務關鍵型SoC，它們會要求非常低的百萬分比缺陷率(DPPM)。對這類應用來說，在客戶現場進行的芯片測試將尤為重要。

隨著芯片結構的復雜性不斷攀升，設備的結構測試也更具挑戰性，用于測試設備的向量數量大幅增加，但用于執行測試的通用IO(GPIO)引腳數量卻仍然非常有限，而且這些IO引腳也缺少高效測試當今設計所需的帶寬。

引腳和帶寬的局限性是芯片設計的挑戰之一，將會增加測試時間和成本。另一個挑戰是只能在制造過程中運行向量，萬一現場出現差錯，開發者們也就只能怪自己運氣不好了。

高速功能串行接口能夠替代引腳，很好地解決先進設計中的結構測試難題，下面我們將詳細介紹這一解決方案。

用功能高速接口取代引腳

GPIO或聯合測試工作組(JTAG)引腳一直是訪問掃描鏈和測試訪問端口(TAP)來進行結構測試的主要方法。結構測試只能在自動化測試設備(ATE)階段或生產階段完成，并且掃描帶寬受到GPIO引腳速度的限制。要將設備內部的掃描鏈連接到ATE，開發者們必須指定一些引腳，這些引腳僅供測試，無法用于最終設計。如果要想規避一些帶寬限制，開發者們可以對掃描輸出使用有損壓縮的方法，這一方法可以減少所需的輸出引腳數量，但相應地掃描診斷分辨率會有所降低。

在串行流的過程中，可以通過使用地址碼或時分復用技術來減少掃描測試所需的引腳。不過即便有了這些解決方案，GPIO引腳在結構測試中的作用也已接近上限，并且無法在芯片生命周期的所有階段使用。

現在有一個全新的方法能夠幫助開發者解決很多問題，就是遷移到現有的高速功能接口進行生產測試，例如PCI Express(PCIe)、通用串行總線(USB)等現有的高速功能接口，這些接口具有以下特點：

無需額外引腳

帶寬高

可在整個芯片生命周期中進行結構測試

如果能夠在客戶現場對設備輸入信息進行掃描，將會顛覆芯片的生命周期管理。其實這些設備部署在任何地方都可以，比如衛星上、汽車上、路由器上等等。通過使用這些高速接口進行測試，即便設備已經投入使用，開發者們也可以對其工作狀態進行檢查，并根據這些信息選擇理想的解決方案對產品進行壽命管理。

新思科技擁有高效靈活的

解決方案

新思科技的SLM高速訪問和測試(HSAT)IP以及測試自適應學習引擎(ALE)軟件為高帶寬芯片測試提供了解決方案。這一解決方案用高速功能接口取代GPIO和JTAG引腳，從而解決帶寬問題。此外，該解決方案允許在系統級測試(SLT)和系統內測試(IST)階段完成結構測試。通過使用這些接口，開發者們可以基于現有的功能串行接口來訪問可測試性設計(DFT)或芯片監控網絡，還可以重復使用相同的高速測試數據包，并在ATE、SLT或IST階段重復制造測試。

新思科技的SLM解決方案非常靈活，支持PCIe、USB、移動行業處理器接口(MIPI)、串行外設接口(SPI)、1149.10等多種接口。此外，軟IP可配置，處理數據轉換和向前轉換，將自動測試向量生成(ATPG)轉換成掃描鏈或一些內置自測(BIST)引擎所需的向量，并在輸出時執行反向映射，從而為開發者提供虛擬引腳位置和周期日志。

▲ 通用架構

：HSIO掃描

新思科技的ALE軟件能夠添加到Advantest V93000等SoC測試平臺，也就是說，這一軟件能夠與其他平臺融合成一個生態系統，并提供全面無縫的解決方案。Advantest V93000 ATE配備Advantest SmarTest軟件，該軟件可通過嵌入ALE進行擴展。近期發布的Advantest Link Scale卡提供支持PCIe和USB端口所需的硬件功能。因此無論在芯片生命周期的哪個階段──晶圓/裸片測試、最終測試、SLT、板級測試(BLT)還是IST，對開發者來說，這一調試平臺都是通用的。

通過利用現有的功能高速接口端口進行測試，可以縮短測試時間并降低成本，并持續監測在用產品的健康狀況。這一特點對安全關鍵型應用尤為重要。隨著生態系統不斷發展完善，相信開發者們日后一定可以更加順滑地完成現場芯片測試。

審核編輯：湯梓紅