華為申請的此項專利，能夠在保證神經網絡精度的前提下，壓縮網絡模型，同時還能極大地減小了憶阻器器件噪音對神經網絡準確性的影響。

集微網消息，憶阻器全稱記憶電阻，即表示具有記憶能力的電阻，被認為是能夠突破摩爾定律的新方向。有數據統計稱，一個憶阻器的工作量相當于一枚CPU芯片中十幾個晶體管共同產生的效用，而國內巨頭華為公司也開始“低調”研發。

近年來，神經網絡(neural network，NN)計算取得了突破性進展，在圖像識別、語言識別、自然語言處理等諸多領域均取得了很高的準確率。然而神經網絡需要海量計算資源，傳統的通用處理器已經很難滿足深度學習的計算需求，設計專用芯片已經成為了一個重要的發展方向。憶阻器具有高密度、非易失、低功耗、存算合一、易于3D等優點，為神經網絡芯片設計提供了一種高效的解決方案。憶阻器陣列作為神經網絡加速芯片，以加速矩陣乘法運算為主要的設計目標，整個過程在模擬電路下實現，具有速度快，面積小的優點。

但是，憶阻器器件在實際應用中，存在噪音的問題，即設置的憶阻器電導值并不精確的等于所需要的值，而是落在期望值附近的一個分布中。如何降低憶阻器器件噪聲對神經網絡的準確性的影響，是亟待解決的問題。

為此，華為申請了一項名為“一種神經網絡訓練方法及裝置”的發明專利（申請號：201810702883 .9），申請人為華為技術有限公司。

圖1 神經網絡示意圖

神經網絡的建模通常以若干神經元為一層，層與層之間相互連接來構建，如圖1所示，是一種鏈狀的神經網絡示意圖。其中圖1中每一個圓表示一個神經元，每一個箭頭表示神經元之間的連接，每個連接均有權重。

在神經網絡的應用中，矩陣向量乘運算是常見的操作，可以利用憶阻器交叉開關陣列具有的存儲和計算在同一個物理位置的特性，用憶阻器交叉開關陣列來進行矩陣向量乘運算來提高神經網絡的計算效率。

圖2 憶阻器開關陣列

本專利提出的神經網絡訓練方法可以應用于如圖2所示的憶阻器開關陣列，如圖2所示，輸入向量為不同的電壓值V0-Vn，可以表示為向量V，經過憶阻器交叉開關陣列計算后，輸出為新的電壓值V '0-V 'm，可以表示為向量V '。其中，V '＝VGRs，向量Rs包括元素 rs0, rs1,…, rsm其中rsj表示第j列的接地電阻值。

實際應用中，憶阻器器件的噪音會給基于憶阻器的神經網絡的表達能力帶來負面影響，為了消除噪音對于實際神經網絡性能的影響，可以在神經網絡訓練時引入噪音，通過將底層器件噪音暴露給軟件訓練層面，來抵消一部分硬件層面的噪音所帶來的精度影響。

圖3 神經網絡訓練方法示意圖

該專利中提出的可用于圖1、2的神經網絡訓練方法示意圖如上所示，該訓練方法主要包括如下幾個步驟：

首先，將第一權重矩陣中絕對值小于或者等于預設門限的元素進行剪枝操作獲取第二權重矩陣。其中，第一權重矩陣為預設權重矩陣，可以將神經網絡中需要進行訓練的權重矩陣設置為預設權重矩陣。然后為第二權重矩陣的每個元素附加一個噪音，該噪音用于模擬憶阻器器件噪音，以此獲得第三權重矩陣。接著，根據第三權重矩陣進行前向傳播，并將相應的結果與目標值進行比較，獲得損失值。最后再將損失值和第一權重矩陣進行反向傳播以獲取目標權重矩陣。

華為申請的此項專利，能夠在保證神經網絡精度的前提下，壓縮網絡模型，同時還能極大地減小了憶阻器器件噪音對神經網絡準確性的影響。

雖然憶阻器前景較好，但國內市場進行憶阻器芯片研發的企業較少，憶阻器的大部分技術仍停留在實驗室階段，而作為國內科技“領頭羊”的華為公司也開始展開阻器的研究，可謂給其他企業吃了一顆“定心丸”，勢必會引起國內憶阻器行業的研發浪潮。